JP6884114B2 - 半導体装置および電気機器 - Google Patents

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Description

本発明の実施形態は、半導体装置および電気機器に関する。
電力変換等に用いられる半導体装置として、ＩＧＢＴ(Insulated Gate Bipolar Transistor）にＦＷＤ(Free Wheeling Diode)を内蔵させたＲＣ−ＩＧＢＴ（Reverse Conducting Insulated. Gate Bipolar Transistor）がある。半導体装置については、電力損失が小さいことが望ましい。
特開２０１０−２６３２１５号公報
本発明が解決しようとする課題は、電力損失を低減できる半導体装置および電気機器を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の複数の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、第２導電形の第５半導体領域と、ゲート電極と、第２電極と、を有する。前記第１半導体領域は、複数の第１部分と、複数の第１突出部と、を有する。前記複数の第１部分は、第１方向と、前記第１方向に対して垂直な第２方向と、に沿って配列されている。前記複数の第１突出部は、それぞれ、前記複数の第１部分から突出している。前記第１半導体領域は、前記第１電極の上に設けられている。前記複数の第２半導体領域は、前記複数の第１部分および前記複数の第１突出部以外の前記第１半導体領域中に、互いに離間して設けられている。前記第３半導体領域は、前記第１半導体領域および前記複数の第２半導体領域の上に設けられている。前記第４半導体領域は、前記第３半導体領域の上に設けられている。前記第５半導体領域は、前記第４半導体領域の上に選択的に設けられている。前記ゲート電極は、ゲート絶縁層を介して前記第４半導体領域と対面している。前記第２電極は、前記第５半導体領域の上に設けられている。前記第１部分の前記第１方向における長さは、前記第２半導体領域同士の間の前記第１方向における距離の、３倍以上４０倍以下である。
第１実施形態に係る半導体装置を表す平面図である。 図１のＡ−Ａ’断面図である。 第１実施形態に係る半導体装置のｐ＋形コレクタ領域およびｎ＋形カソード領域の配置を表す平面図である。 第１実施形態に係る半導体装置のｐ＋形コレクタ領域およびｎ＋形カソード領域配置を表す平面図である。 図４の領域Ｂを拡大した平面図である。 参考例に係る半導体装置におけるｐ＋形コレクタ領域およびｎ＋形カソード領域の配置を表す平面図である。 第１実施形態と参考例に係る半導体装置の特性を示す測定結果である。 第１実施形態と参考例に係る半導体装置の他の特性を示す測定結果である。 第１実施形態と参考例に係る半導体装置の他の特性を示す測定結果である。 第１実施形態の第１変形例に係る半導体装置の一部のｐ＋形コレクタ領域およびｎ＋形カソード領域の配置を表す平面図である。 第１実施形態の第２変形例に係る半導体装置の一部のｐ＋形コレクタ領域およびｎ＋形カソード領域の配置を表す平面図である。 第１実施形態の第３変形例に係る半導体装置の一部のｐ＋形コレクタ領域およびｎ＋形カソード領域の配置を表す平面図である。 第２実施形態に係る半導体装置のｐ＋形コレクタ領域およびｎ＋形カソード領域の配置を表す平面図である。 第２実施形態の第１変形例に係る半導体装置のｐ＋形コレクタ領域およびｎ＋形カソード領域の配置を表す平面図である。 第２実施形態の第２変形例に係る半導体装置の一部のｐ＋形コレクタ領域およびｎ＋形カソード領域の配置を表す平面図である。 第２実施形態の第３変形例に係る半導体装置の一部のｐ＋形コレクタ領域およびｎ＋形カソード領域の配置を表す平面図である。 第２実施形態の第４変形例に係る半導体装置の一部のｐ＋形コレクタ領域およびｎ＋形カソード領域の配置を表す平面図である。 第３実施形態に係る半導体装置の一部のｐ＋形コレクタ領域およびｎ＋形カソード領域の配置を表す平面図である。 図１８の領域Ａを拡大した平面図である。 第３実施形態の第１変形例に係る半導体装置の一部のｐ＋形コレクタ領域およびｎ＋形カソード領域の配置を表す平面図である。 第３実施形態の第２変形例に係る半導体装置の一部のｐ＋形コレクタ領域およびｎ＋形カソード領域の配置を表す平面図である。 第４実施形態に係る電気機器の構成を表す概略図である。 第１実施形態と参考例に係る半導体装置の他の特性を示す測定結果である。 第２実施形態に係る半導体装置の特性を示す測定結果である。 第２実施形態の第５変形例に係る半導体装置の一部のｐ＋形コレクタ領域およびｎ＋形カソード領域の配置を表す平面図である。 第２実施形態の第５変形例に係る別の半導体装置の一部のｐ＋形コレクタ領域およびｎ＋形カソード領域の配置を表す平面図である。 第３実施形態の第３変形例に係る半導体装置の一部のｐ＋形コレクタ領域およびｎ＋形カソード領域の配置を表す平面図である。 図２７の領域Ａを拡大した平面図である。 参考例に係る半導体装置のｐ＋形コレクタ領域およびｎ＋形カソード領域の配置を表す拡大した平面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明においては、第１方向Ｄ１〜第４方向Ｄ４およびＺ方向（第５方向）を用いる。Ｚ方向は、コレクタ電極３０からエミッタ電極３１に向かう方向である。第１方向Ｄ１および第２方向Ｄ２は、Ｚ方向に対して垂直であり、相互に直交する２方向である。第３方向Ｄ３および第４方向Ｄ４は、Ｚ方向に対して垂直であり、第１方向Ｄ１および第２方向Ｄ２と交差する方向である。第３方向Ｄ３および第４方向Ｄ４は、互いに交差する方向であり、例えば、相互に直交する。
以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形（第１導電形）とｎ形（第２導電形）を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１は、第１実施形態に係る半導体装置１００を表す平面図である。
図２は、図１のＡ−Ａ’断面図である。
図３および図４は、第１実施形態に係る半導体装置１００のｐ＋形コレクタ領域１およびｎ＋形カソード領域２の配置を表す平面図である。
図５は、図４の領域Ｂを拡大した平面図である。
なお、図３では、エミッタ電極３１およびゲートパッド３２が、破線で表されている。
半導体装置１００は、ＲＣ−ＩＧＢＴである。
図１〜図３に表すように、半導体装置１００は、ｐ＋形コレクタ領域１（第１半導体領域）、ｎ＋形カソード領域２（第２半導体領域）、ｎ−形半導体領域３（第３半導体領域）、ｐ形ベース領域４（第４半導体領域）、ｎ＋形エミッタ領域５（第５半導体領域）、ｐ＋形コンタクト領域６、ゲート電極２０、ゲート絶縁層２１、絶縁層２２、コレクタ電極３０（第１電極）、エミッタ電極３１（第２電極）、およびゲートパッド３２を有する。
半導体装置１００において、ｐ＋形コレクタ領域１およびゲート電極２０が設けられた領域がＩＧＢＴとして動作し、ｎ＋形カソード領域２が設けられた領域がＦＷＤとして動作する。
図１に表すように、エミッタ電極３１およびゲートパッド３２は、半導体装置１００の上面に、互いに離間して設けられている。エミッタ電極３１は、第１方向Ｄ１において複数設けられている。ゲートパッド３２は、複数のエミッタ電極３１を囲むゲート配線部３２ａを有し、ゲート配線部３２ａの一部は、エミッタ電極３１同士の間を第２方向Ｄ２に延びている。なお、エミッタ電極３１およびゲートパッド３２の構成は、図１に表す例に限定されず、適宜変更可能である。
図２に表すように、コレクタ電極３０は、半導体装置１００の下面に設けられている。
ｐ＋形コレクタ領域１およびｎ＋形カソード領域２は、コレクタ電極３０の上に設けられ、コレクタ電極３０と電気的に接続されている。
ｎ−形半導体領域３は、ｐ＋形コレクタ領域１およびｎ＋形カソード領域２の上に設けられている。
ｐ＋形コレクタ領域１とｎ−形半導体領域３との間およびｎ＋形カソード領域２とｎ−形半導体領域３との間に、図２に表すように、ｎ形フィールドストップ領域７が設けられていてもよい。
ｐ形ベース領域４およびゲート電極２０は、ｎ−形半導体領域３の上に設けられている。
ｎ＋形エミッタ領域５およびｐ＋形コンタクト領域６は、ｐ形ベース領域４の上に選択的に設けられている。
ゲート電極２０は、第２方向Ｄ２においてゲート絶縁層２１を介してｐ形ベース領域４と対面している。
ｐ形ベース領域４、ｎ＋形エミッタ領域５、ｐ＋形コンタクト領域６、およびゲート電極２０は、第２方向Ｄ２において複数設けられ、それぞれが第１方向Ｄ１に延びている。図２に表すように、一部のｐ形ベース領域４の上に、ｎ＋形エミッタ領域５が設けられていなくてもよい。
エミッタ電極３１は、ｎ＋形エミッタ領域５およびｐ＋形コンタクト領域６の上に設けられ、これらの半導体領域と電気的に接続されている。ゲート電極２０とエミッタ電極３１との間には、絶縁層２２が設けられ、これらの電極は電気的に分離されている。
次に、ｐ＋形コレクタ領域１およびｎ＋形カソード領域２について、図３〜図５を参照しつつ、より具体的に説明する。
図３および図４に表すように、ｎ＋形カソード領域２は、ｐ＋形コレクタ領域１中に、互いに離間して複数設けられている。図４に表すように、ｐ＋形コレクタ領域１は、複数の第１部分１１（第１部分）、複数の突出部１０ａ、および複数の突出部１０ｂを有する。これらの部分には、ｎ＋形カソード領域２が設けられていない。第１部分１１におけるｐ形不純物濃度と、突出部１０ａにおけるｐ形不純物濃度と、突出部１０ｂにおけるｐ形不純物濃度と、は、例えば等しい。
複数の第１部分１１は、第１方向Ｄ１および第２方向Ｄ２に沿って、ほぼ等間隔に配列されている。従って、第１部分１１同士の間の、第１方向Ｄ１における距離および第２方向Ｄ２における距離は、それぞれ、第３方向Ｄ３における距離および第４方向Ｄ４における距離よりも短い。
突出部１０ａは、第３方向Ｄ３に沿って第１部分１１から突出している。突出部１０ｂは、第４方向Ｄ４に沿って第１部分１１から突出している。複数の突出部１０ａの一部は、第３方向Ｄ３において、第１部分１１同士の間に設けられている。複数の突出部１０ｂの一部は、第４方向Ｄ４において、第１部分１１同士の間に設けられている。
図５に表すように、第１部分１１の第１方向Ｄ１における長さＬ１および第２方向Ｄ２における長さＬ２のそれぞれは、ｎ＋形カソード領域２の第１方向Ｄ１における長さＬ３より長く、ｎ＋形カソード領域２の第２方向Ｄ２における長さＬ４より長い。
また、図４に表す、第１部分１１同士の間の第１方向Ｄ１における距離ｄ１および第２方向Ｄ２における距離ｄ２のそれぞれは、図５に表す、ｎ＋形カソード領域２同士の間の第１方向Ｄ１における距離ｄ３および第２方向Ｄ２における距離ｄ４のそれぞれよりも長い。長さＬ１および長さＬ２のそれぞれは、距離ｄ３および距離ｄ４のそれぞれよりも長い。
突出部１０ａの第３方向Ｄ３における長さＬ５および第４方向Ｄ４における長さＬ６のそれぞれは、距離ｄ３および距離ｄ４のそれぞれよりも長い。同様に、突出部１０ｂの第４方向Ｄ４における長さＬ７および第３方向Ｄ３における長さＬ８のそれぞれは、距離ｄ３および距離ｄ４のそれぞれよりも長い。長さＬ５および長さＬ７は、それぞれ、長さＬ６および長さＬ８よりも長い。
なお、第１部分１１の数や形状、配置は、図３〜図５に表す例に限定されず、適宜変更することができる。また、図３〜図５に表す例では、第３方向Ｄ３において隣り合う第１部分１１同士の間に、２つの突出部１０ａが設けられているが、１つの連続した突出部１０ａが設けられていてもよい。同様に、第４方向Ｄ４において隣り合う第１部分１１同士の間に、１つの連続した突出部１０ｂが設けられていてもよい。
また、図３に表すように、複数の第１部分１１の少なくとも一部は、例えば、ゲート配線部３２ａとＺ方向において対向している。複数の突出部１０ａの少なくとも一部および複数の突出部１０ｂの少なくとも一部は、エミッタ電極３１とＺ方向において対向している。
ここで、各構成要素の材料の一例を説明する。
ｐ＋形コレクタ領域１、ｎ＋形カソード領域２、ｎ形フィールドストップ領域７、ｎ−形半導体領域３、ｐ形ベース領域４、ｎ＋形エミッタ領域５、およびｐ＋形コンタクト領域６は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極２０は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層２１および絶縁層２２は、酸化シリコンなどの絶縁材料を含む。
コレクタ電極３０、エミッタ電極３１、およびゲートパッド３２は、アルミニウムなどの金属材料を含む。
次に、半導体装置１００の動作について、説明する。
エミッタ電極３１に対してコレクタ電極３０に正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が印加されると、ｐ形ベース領域４のゲート絶縁層２１近傍の領域にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。このとき、電子が、このチャネルを通ってｎ＋形エミッタ領域５からｎ−形半導体領域３に注入され、正孔が、ｐ＋形コレクタ領域１からｎ−形半導体領域３に注入される。その後、ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域４におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
複数の半導体装置１００によって例えばブリッジ回路が構成されている場合、１つの半導体装置１００がオン状態からオフ状態に切り替わると、ブリッジ回路のインダクタンス成分により、別の半導体装置１００のエミッタ電極３１に誘導起電力が加わる。これにより、この別の半導体装置１００において、ＦＷＤが動作し、ｐ形ベース領域４（ｐ＋形コンタクト領域６）からｎ−形半導体領域３へ正孔が注入され、ｎ＋形カソード領域２からｎ−形半導体領域３へ電子が注入される。
ここで、本実施形態による効果について、参考例に係る半導体装置を参照しながら説明する。
図６は、参考例に係る半導体装置１００ａにおけるｐ＋形コレクタ領域１およびｎ＋形カソード領域２の配置を表す平面図である。
図６に表すように、半導体装置１００ａにおいて、ｐ＋形コレクタ領域１は、突出部１０ａおよび突出部１０ｂを有しておらず、第１部分１１のみを有する。半導体装置１００ａのｐ＋形コレクタ領域１およびｎ＋形カソード領域２以外の構成については、半導体装置１００と同様である。
上述したように、ゲート電極２０に閾値以上の電圧が印加され、半導体装置１００および１００ａがオン状態になると、ｐ＋形コレクタ領域１およびｎ＋形エミッタ領域５から、それぞれ、正孔および電子が注入される。このとき、正孔は、まず第１部分１１から注入され、その後に第１部分１１に近接する領域からも順次注入され、最終的にｐ＋形コレクタ領域１の略全面から注入されるようになる。
正孔が注入された領域では、電導度変調が生じ、半導体装置の電気抵抗が大きく低下していく。従って、正孔の第１部分１１への注入が始まってから、ｐ＋形コレクタ領域１の全面で正孔の注入が生じるまでの時間が短い方が、より短時間で半導体装置の電気抵抗を低下させることができ、ターンオン時の電力損失を小さくすることができる。
ここで、参考例に係る半導体装置１００ａの場合、第１部分１１から正孔が注入された後、正孔の注入が第１部分１１に近接する領域に徐々に広がっていく。このため、図６に表す領域Ｒのように、第１部分１１から離れた領域では、正孔の注入が生じるまでに時間を要する。
一方で、本実施形態に係る半導体装置１００の場合、第１部分１１で正孔の注入が生じると、次いで突出部１０ａおよび突出部１０ｂにおいて正孔の注入が生じ、その後に第１部分１１、突出部１０ａ、および突出部１０ｂに近接する領域から正孔が注入されていく。突出部１０ａおよび突出部１０ｂは、第３方向Ｄ３および第４方向Ｄ４において第１部分１１から突出しているため、第３方向Ｄ３および第４方向Ｄ４において第１部分１１から離れた領域においても、より短時間で正孔の注入が生じるようになる。
すなわち、本実施形態に係る半導体装置１００によれば、参考例に係る半導体装置１００ａに比べて、スイッチング損失を低減することができる。
また、より短時間でｐ＋形コレクタ領域１の全面から正孔が注入されるようにするためには、ｐ＋形コレクタ領域１の各部の寸法が、以下の関係を満たしていることが望ましい。
すなわち、図５に表した、長さＬ１および長さＬ２のそれぞれは、距離ｄ３または距離ｄ４の３倍以上４０倍以下であることが望ましい。長さＬ５および長さＬ７のそれぞれは、距離ｄ３または距離ｄ４の、１．４倍以上１９倍以下であることが望ましい。長さＬ６および長さＬ８のそれぞれは、距離ｄ３または距離ｄ４の、１．４倍以上４倍以下であることが望ましい。
また、ｐ＋形コレクタ領域１からの正孔の過度な注入を抑制しつつ、半導体装置１００における通電能力の低下を抑制するためには、半導体装置１００の下面において、ｐ＋形コレクタ領域１の面積とｎ＋形カソード領域２の面積との和に対するｐ＋形コレクタ領域１の面積の比は、０．８０以上０．９５以下であることが望ましい。より望ましくは、当該比は、０．８５以上０．９０以下である。図３〜図５に表す例では、ｐ＋形コレクタ領域１の面積とｎ＋形カソード領域２の面積との和に対するｐ＋形コレクタ領域１の面積の比は、０．８８である。
図７は、第１実施形態と参考例に係る半導体装置の特性を示す測定結果である。
図７は、本実施形態に係る半導体装置１００と参考例に係る半導体装置１００ａについて、ゲート電極２０に電圧を印加した状態で、コレクタ電極３０への印加電圧を増加させていった場合の電流の変化を表している。図７において、横軸はエミッタ電極３１に対するコレクタ電極３０の電圧を表し、縦軸はコレクタ電極３０を流れる電流を表している。また、破線は本実施形態に係る半導体装置１００の測定結果を表し、実線は参考例に係る半導体装置１００ａの測定結果を表している。
図７に表されるように、参考例に係る半導体装置１００ａは、電圧１．４Ｖまで電流が緩やかに増大し、１．４Ｖにおいて電圧のスナップバックが生じつつ電流が増大している。その後、電流が８Ａ程度に達すると電流が急峻に増大している。
一方で、実施形態に係る半導体装置１００は、電圧１．０Ｖ〜１．４Ｖにおける電流値が、半導体装置１００ａよりも高い。また、半導体装置１００ａのように、電流の増大に伴う電圧のスナップバックも無く、電流が７Ａ程度に達すると電流が急峻に増大している。
すなわち、この測定結果から、半導体装置１００では半導体装置１００ａに比べて、より短時間でｐ＋形コレクタ領域１の広い範囲から正孔の注入が生じ、電気抵抗がより低下していることがわかる。
図８は、第１実施形態と参考例に係る半導体装置の他の特性を示す測定結果である。
図８は、本実施形態に係る半導体装置１００と参考例に係る半導体装置１００ａについて、ターンオフ時の時間ｔに対する、ゲート電極２０の電圧ＶＧＥ、コレクタ電極３０の電圧ＶＣＥ、およびコレクタ電極３０を流れる電流ＩＣの変化を測定した結果である。図８（ａ）は本実施形態に係る半導体装置１００の測定結果を表し、図８（ｂ）は参考例に係る半導体装置１００ａの測定結果を表している。
なお、図８（ａ）および図８（ｂ）に係る測定では、オン状態における電流ＩＣが、半導体装置１００と１００ａとの間で同じになるように設定されている。
図８（ａ）および図８（ｂ）の測定結果を比較すると、参考例に係る半導体装置１００ａでは、実施形態に係る半導体装置１００に比べて、ターンオフ時の電圧ＶＧＥが変化している時間が長いことがわかる。具体的には、参考例に係る半導体装置１００ａでは、図８（ｂ）の二点鎖線で囲った領域において電圧ＶＧＥが緩やかに上昇し、その後に急峻に大きくなっている。これに対して、本実施形態に係る半導体装置１００では、このような緩やかな電圧ＶＧＥの上昇は確認されなかった。
すなわち、本実施形態に係る半導体装置１００では、参考例に係る半導体装置１００ａに比べて、ターンオフ時のスイッチング時間が短く、電力損失がより小さいことがわかる。
図９は、第１実施形態と参考例に係る半導体装置の他の特性を示す測定結果である。
図９において、縦軸は、ターンオフした後に定常状態となった電圧ＶＣＥの値を表し、横軸は、ターンオフ時の消費電力Ｅｏｆｆを表す。図９では、複数の第１実施形態に係る半導体装置１００および複数の参考例に係る半導体装置１００ａについて測定を行った結果が表されている。
図９の測定結果から、本実施形態に係る半導体装置１００は、参考例に係る半導体装置１００ａに比べて、電圧ＶＣＥおよび消費電力Ｅｏｆｆのばらつきが小さく、かつ消費電力Ｅｏｆｆが小さいことがわかる。
以上、種々の測定結果を参照しつつ説明した通り、本実施形態によれば、半導体装置におけるターンオン時およびターンオフ時の電力損失（スイッチング損失）を低減することができる。
（第１変形例）
図１０は、第１実施形態の第１変形例に係る半導体装置１１０の一部のｐ＋形コレクタ領域１およびｎ＋形カソード領域２の配置を表す平面図である。
本変形例に係る半導体装置１１０では、ｐ＋形コレクタ領域１が、突出部１０ａおよび突出部１０ｂに代えて、突出部１０ｃおよび突出部１０ｄを有する点で、半導体装置１００と異なる。半導体装置１１０における他の構成については、半導体装置１００と同様である。
図１０に表したように、突出部１０ｃは、第１方向Ｄ１に沿って第１部分１１から突出している。突出部１０ｄは、第２方向Ｄ２に沿って第１部分１１から突出している。複数の突出部１０ｃの一部は、第１方向Ｄ１において、第１部分１１同士の間に設けられている。複数の突出部１０ｄの一部は、第２方向Ｄ２において、第１部分１１同士の間に設けられている。第１部分１１、突出部１０ｃ、および突出部１０ｄのそれぞれのｐ形不純物濃度は、例えば、互いに等しい。
突出部１０ｃの第１方向Ｄ１における長さＬ９および第２方向Ｄ２における長さＬ１０のそれぞれは、図５に表した距離ｄ３および距離ｄ４のそれぞれより長い。同様に、突出部１０ｄの第２方向Ｄ２における長さＬ１１および第１方向Ｄ１における長さＬ１２のそれぞれは、距離ｄ３および距離ｄ４のそれぞれより長い。図５に表した長さＬ１および長さＬ２のそれぞれは、長さＬ１０および長さＬ１２のそれぞれよりも長い。長さＬ９および長さＬ１１のそれぞれは、距離ｄ３または距離ｄ４の１．０倍以上１３倍以下であることが望ましい。長さＬ１０および長さＬ１２のそれぞれは、距離ｄ３または距離ｄ４の１．３倍以上４倍以下であることが望ましい。
半導体装置１１０では、ターンオン時に第１部分１１から正孔が注入された後、次いで突出部１０ｃおよび突出部１０ｄから正孔が注入される。このため、半導体装置１００と同様に、ターンオン時にｐ＋形コレクタ領域１の全面から正孔が注入されるまでの時間を短縮することができ、スイッチング損失を低減することが可能である。
（第２変形例）
図１１は、第１実施形態の第２変形例に係る半導体装置１２０の一部のｐ＋形コレクタ領域およびｎ＋形カソード領域の配置を表す平面図である。
本変形例に係る半導体装置１２０は、突出部１０ｃおよび突出部１０ｄが、複数の第１部分１１に接続されている。また、突出部１０ｃは、第１部分１１同士の間で、第２方向Ｄ２において複数設けられている。突出部１０ｄは、第１部分１１同士の間で、第１方向Ｄ１において複数設けられている。
本変形例によれば、半導体装置１１０と同様に、スイッチング損失を低減することが可能である。
（第３変形例）
図１２は、第１実施形態の第３変形例に係る半導体装置１３０の一部のｐ＋形コレクタ領域１およびｎ＋形カソード領域２の配置を表す平面図である。
本変形例に係る半導体装置１３０は、突出部１０ｃおよび突出部１０ｄをさらに有する点で、半導体装置１００と異なる。半導体装置１３０における他の構成については、半導体装置１００と同様である。
図１２に表すように、ｐ＋形コレクタ領域１が突出部１０ａ〜突出部１０ｄを有することで、上述した半導体装置１００〜１２０に比べて、スイッチング損失をさらに低減することが可能となる。
（第２実施形態）
図１３は、第２実施形態に係る半導体装置２００のｐ＋形コレクタ領域１およびｎ＋形カソード領域２の配置を表す平面図である。
本実施形態に係る半導体装置２００では、ｐ＋形コレクタ領域１は、複数の第１部分１１および複数の第２部分１２を有する。ｎ＋形カソード領域２は、第１部分１１および第２部分１２以外のｐ＋形コレクタ領域１中において、第１方向Ｄ１および第２方向Ｄ２に配列されている。半導体装置２００におけるｐ＋形コレクタ領域１およびｎ＋形カソード領域２以外の構成については、半導体装置１００と同様である。
第１部分１１および第２部分１２は、例えば、第２方向Ｄ２に沿って配列され、第１方向Ｄ１において互いに離間している。また、第１部分１１の少なくとも一部と第２部分１２の少なくとも一部とは、第１方向Ｄ１において並んでいない。換言すると、複数の第１部分１１と複数の第２部分１２は、千鳥配列されている。従って、図１３に表すように、第１部分１１の第２方向Ｄ２における中心Ｃ１および第２部分１２の第２方向Ｄ２における中心Ｃ２について、中心Ｃ１の第２方向Ｄ２における座標は、中心Ｃ２の第２方向Ｄ２における座標と異なっている。
図１３に表す例では、ｐ＋形コレクタ領域１は、複数の第１部分１１が第２方向Ｄ２に並べられた第１列Ｒ１と、複数の第２部分１２が第２方向Ｄ２に並べられた第２列Ｒ２と、を含む。そして、第１列Ｒ１と第２列Ｒ２は、第１方向Ｄ１に互いに離間して、交互に設けられている。第１部分１１におけるｐ形不純物濃度は、例えば、第２部分１２におけるｐ形不純物濃度と等しい。
第２部分１２の第１方向Ｄ１における長さおよび第２方向Ｄ２における長さのそれぞれは、図５に表した距離ｄ３および距離ｄ４のそれぞれより長く、例えば、距離ｄ３または距離ｄ４の３倍以上４０倍以下であることが望ましい。また、図１３に表す例では、ｐ＋形コレクタ領域１の面積とｎ＋形カソード領域２の面積との和に対するｐ＋形コレクタ領域１の面積の比は、０．８６である。
このような構造によれば、図６に表す参考例に係る半導体装置１００ａに比べて、第１部分１１および第２部分１２から最も離れた点と、第１部分１１および第２部分１２と、の間の距離を短くすることができる。従って、本実施形態によれば、第１実施形態と同様に、ターンオン時にｐ＋形コレクタ領域１の全面から正孔が注入されるまでの時間を短縮することができ、スイッチング損失を低減することが可能となる。
（第１変形例）
図１４は、第２実施形態の第１変形例に係る半導体装置２１０のｐ＋形コレクタ領域１およびｎ＋形カソード領域２の配置を表す平面図である。
半導体装置２１０は、ｐ＋形コレクタ領域１が、突出部１０ａ、突出部１０ｂ、および突出部１０ｄをさらに有する点で、半導体装置２００と異なる。
突出部１０ａは、第１部分１１と第２部分１２との間に、第３方向Ｄ３に沿って設けられている。突出部１０ｂは、第１部分１１と第２部分１２との間に、第４方向Ｄ４に沿って設けられている。突出部１０ｂは、第１部分１１同士の間または第２部分１２同士の間に、第２方向Ｄ２に沿って設けられている。図１４に表す例では、ｐ＋形コレクタ領域１の面積とｎ＋形カソード領域２の面積との和に対するｐ＋形コレクタ領域１の面積の比は、０．８９である。
図１４に表す例では、突出部１０ａおよび突出部１０ｂは、第１部分１１および第２部分１２に接続されている。ただし、複数の突出部１０ａの一部が、第３方向Ｄ３に沿って第１部分１１から突出し、複数の突出部１０ａの他の一部が、第３方向Ｄ３に沿って第２部分１２から突出していてもよい。このとき、第１部分１１に接続された突出部１０ａと第２部分１２に接続された突出部１０ｂとは、離間する。同様に、複数の突出部１０ｂの一部が、第４方向Ｄ４に沿って第１部分１１から突出し、複数の突出部１０ｂの他の一部が、第４方向Ｄ４に沿って第２部分１２から突出していてもよい。
このようにｐ＋形コレクタ領域１が突出部１０ａ、突出部１０ｂ、および突出部１０ｄをさらに有することで、半導体装置２００に比べて、スイッチング損失をさらに低減することが可能となる。
（第２変形例）
図１５は、第２実施形態の第２変形例に係る半導体装置２２０の一部のｐ＋形コレクタ領域１およびｎ＋形カソード領域２の配置を表す平面図である。
半導体装置２２０は、ｐ＋形コレクタ領域１が突出部１０ｃおよび突出部１０ｄをさらに有する点で、半導体装置２００と異なる。
複数の突出部１０ｃの一部は、第１方向Ｄ１に沿って第１部分１１から突出し、複数の突出部１０ｃの他の一部は、第１方向Ｄ１に沿って第２部分１２から突出している。同様に、複数の突出部１０ｄの一部は、第２方向Ｄ２に沿って第１部分１１から突出し、複数の突出部１０ｄの他の一部は、第２方向Ｄ２に沿って第２部分１２から突出している。
なお、突出部１０ｄによって、第１部分１１同士が連結されていてもよい。また、突出部１０ｄによって、第２部分１２同士が連結されていてもよい。
本変形例によれば、半導体装置２００に比べて、スイッチング損失をさらに低減することが可能である。
（第３変形例）
図１６は、第２実施形態の第３変形例に係る半導体装置２３０の一部のｐ＋形コレクタ領域１およびｎ＋形カソード領域２の配置を表す平面図である。
半導体装置２３０は、カソードの配列が、半導体装置２００と異なる。また、カソードの配列の変更に伴って、第１部分１１および第２部分１２の形状も、半導体装置２００と異なっている。
半導体装置２３０において、ｎ＋形カソード領域２は、千鳥配列されている。すなわち、半導体装置２３０は、第２方向Ｄ２に沿って配列された複数のｎ＋形カソード領域２ａと複数のｎ＋形カソード領域２ｂを有し、ｎ＋形カソード領域２ａの少なくとも一部とｎ＋形カソード領域２ｂの少なくとも一部とは第１方向Ｄ１において並んでいない。
また、図１６に表す例では、第１部分１１および第２部分１２は、第１方向Ｄ１における長さが、第２方向Ｄ２における長さよりも長い。第１部分１１の外縁および第２部分１２の外縁は、例えば、六角形状である。
第１方向Ｄ１におけるｎ＋形カソード領域２ａ同士の間の距離ｄ５は、例えば、第１方向Ｄ１におけるｎ＋形カソード領域２ｂ同士の間の距離と同じである。また、第１部分１１および第２部分１２のそれぞれの第１方向Ｄ１または第２方向Ｄ２における長さは、距離ｄ５の３倍以上４０倍以下であることが望ましい。
第１部分１１および第２部分１２が千鳥配列され、これらの外縁が六角形状であることで、半導体装置２００に比べて、ｐ＋形コレクタ領域１の面積の増加を抑制しつつ、第１部分１１および第２部分１２から最も離れた点と、第１部分１１および第２部分１２と、の間の距離を短くすることができ、スイッチング損失を低減することが可能となる。
（第４変形例）
図１７は、第２実施形態の第４変形例に係る半導体装置２４０の一部のｐ＋形コレクタ領域１およびｎ＋形カソード領域２の配置を表す平面図である。
半導体装置２４０は、ｐ＋形コレクタ領域１が突出部１０ａ、突出部１０ｂ、および突出部１０ｃをさらに有する点で半導体装置２００と異なる。
突出部１０ａ、突出部１０ｂ、および突出部１０ｃは、それぞれ、第３方向Ｄ３、第４方向Ｄ４、および第１方向Ｄ１に沿って、第１部分１１または第２部分１２から突出している。
このようにｐ＋形コレクタ領域１が突出部１０ａ、突出部１０ｂ、および突出部１０ｃをさらに有することで、半導体装置２３０に比べて、スイッチング損失をさらに低減することが可能となる。
なお、突出部１０ａ、突出部１０ｂ、および突出部１０ｃのそれぞれの方向における長さは、図１７に表す例に限らず、適宜変更可能である。また、各突出部は、第１部分１１同士の間、第２部分１２同士の間、あるいは第１部分１１と第２部分１２との間で、これらの突出部同士を繋ぐように、延びていても良い。
例えば、図５を参照しつつ説明したように、突出部１０ａの第３方向Ｄ３における長さＬ５および突出部１０ｂの第４方向Ｄ４における長さＬ７については、距離ｄ５の１．４倍以上１９倍以下であることが望ましい。また、例えば、図１０を参照しつつ説明したように、突出部１０ｃの第１方向Ｄ１における長さＬ９については、距離ｄ５の１．０倍以上１３倍以下であることが望ましい。
以上の通り、図１６および図１７を参照しつつ説明したように、ｎ＋形カソード領域２の配列や第１部分１１および第２部分１２の外縁の形状は、適宜変更することが可能である。また、ここでは、第２実施形態に係る半導体装置について、ｎ＋形カソード領域２の配列を変更した例を説明したが、第１実施形態に係る半導体装置において、ｎ＋形カソード領域２が千鳥配列されていてもよい。
（第５変形例）
図２５は、第２実施形態の第５変形例に係る半導体装置２５０の一部のｐ＋形コレクタ領域１およびｎ＋形カソード領域２の配置を表す平面図である。
本第５変形例の半導体装置２５０は、第１部分１１および第２部分１２が、外縁が四角形より角数の大きい多角形状であることにおいて図１３に示した第２実施形態の半導体装置２００とは異なっている。尚、第１部分１１および第２部分１２の外縁は、例えば八角形状である。この八角形状の外縁は、第１方向Ｄ１、第２方向Ｄ２、第３方向Ｄ３、及び第４方向Ｄ４のそれぞれの辺（縁）の長さが略等しいものとする。
半導体装置２５０において、第１部分１１および第２部分１２が千鳥配置されていること、およびｎ＋形カソード領域２が格子状に配置されていることは半導体装置２００と同様である。半導体装置２５０の第１部分１１の外縁内の面積が、半導体装置２００の第１部分１１の外縁内の面積と等しく設定されている。半導体装置２５０の第２部分１２の外縁内の面積が、半導体装置２００の第２部分１２の外縁内の面積と等しく設定されているものとする。
この場合、半導体装置２５０では、第１部分１１の外縁を四角形より辺の数の大きい多角形状にしたので、四角形よりも１辺あたりの長さが小さくなり、より短時間で隣接領域を次々にオンさせていくことが可能となる。これにより半導体装置２５０全体としてオンするまでの時間が短縮でき、また、オンする領域が一様に広がり易くなり場所によってばらつくことも抑制できる。これにより、より低いコレクタ電流でスナップバックが終了するので、半導体装置２５０の特性ばらつきを抑えることができる。
第１部分１１および第２部分１２の配置は千鳥配置に限らず、格子状の配置でも良い。図２６は第１部分１１が格子状に配置された半導体装置２６０を示す図である。半導体装置２６０は、半導体装置２５０と同様の作用効果を有している。
なお、本変形例５の半導体装置２５０は、図１６に示す半導体装置２３０の第１部分１１が六角形であるのに対して八角形となっている点が異なる。このように六角形よりも辺数のより多い八角形とすることにより、より顕著に上記効果を得ることが出来る。さらに八角形以上の多角形でも勿論よい。
（第３実施形態）
図１８は、第３実施形態に係る半導体装置３００の一部のｐ＋形コレクタ領域１およびｎ＋形カソード領域２の配置を表す平面図である。
図１９は、図１８の領域Ａを拡大した平面図である。
半導体装置３００は、ｎ＋形カソード領域２の形状について、半導体装置１００と差異を有する。
図１８および図１９に表すように、半導体装置３００では、それぞれの第１部分１１の周りに、複数のｎ＋形カソード領域２が放射状に並べられている。それぞれのｎ＋形カソード領域２は楕円形であり、各ｎ＋形カソード領域２に最も近い第１部分１１に向かう方向が長手方向となっている。具体的には、図１９に表すように、それぞれのｎ＋形カソード領域２について、ｎ＋形カソード領域２からトリガー部分に向かう方向における長さＬ１３が、当該方向に対して垂直な方向における長さＬ１４よりも長くなっている。なお、ｎ＋形カソード領域２の形状は、図１８および図１９に表す例に限定されない。ｎ＋形カソード領域２は、例えば、矩形などの最も近い第１部分１１に向かう方向を長手方向する扁平形であればよい。あるいは、ｎ＋形カソード領域２は、最も近い第１部分１１に向かって幅が漸減している流線形などであってもよい。
このような構成によれば、ターンオン時に第１部分１１で正孔が注入された後、ｎ＋形カソード領域２が設けられた領域にも正孔の注入が広がり易くなり、ｐ＋形コレクタ領域１の全面から正孔が注入されるまでの時間を短縮することができる。
すなわち、本実施形態によれば、第１実施形態および第２実施形態と同様に、スイッチング損失を低減することが可能である。
（第１変形例）
図２０は、第３実施形態の第１変形例に係る半導体装置３１０の一部のｐ＋形コレクタ領域１およびｎ＋形カソード領域２の配置を表す平面図である。
半導体装置３１０は、ｐ＋形コレクタ領域１が、突出部１０ａ、突出部１０ｂ、突出部１０ｃ、および突出部１０ｄをさらに有する点で、半導体装置３００と異なる。
各突出部のそれぞれの方向における長さは、図２０に表す例に限らず、適宜変更可能である。また、各突出部は、第１部分１１同士の間で、これらの突出部同士を繋ぐように、延びていても良い。
ｐ＋形コレクタ領域１が突出部１０ａ〜突出部１０ｄをさらに有することで、半導体装置３００に比べて、スイッチング損失をさらに低減することが可能となる。
（第２変形例）
図２１は、第３実施形態の第２変形例に係る半導体装置３２０の一部のｐ＋形コレクタ領域１およびｎ＋形カソード領域２の配置を表す平面図である。
半導体装置３００では、複数の第１部分１１が、第１方向Ｄ１および第２方向Ｄ２に沿って配列されていた。これに対して、半導体装置３２０では、複数の第１部分１１および複数の第２部分１２が千鳥配列されている。
第１部分１１および第２部分１２の周りには、複数のｎ＋形カソード領域２が放射状に配列されている。各ｎ＋形カソード領域２は、扁平形であり、最も近い第１部分１１または第２部分１２に向かう方向が長手方向となっている。
本変形例によれば、半導体装置３００に比べて、第１部分１１および第２部分１２から最も離れた点と、第１部分１１および第２部分１２と、の間の距離を短くすることができ、スイッチング損失をさらに低減することが可能となる。
（第３実施形態の第３変形例）
図２７は、第３実施形態の第３変形例に係る半導体装置３３０の一部のｐ＋形コレクタ領域およびｎ＋形カソード領域の配置を表す平面図である。
図２８は、図２７の領域Ａを拡大した平面図である。ここで、領域Ａとは、各第１部分１１（トリガー領域）毎に設定され、１つの第１部分１１及びその周囲のｎ＋形カソード領域２を含む矩形の区画領域（第１部分１１を含む区画領域とも呼ぶ）である。隣接する第１部分１１の各区画領域同士は、区画領域の境界で接する。
本変形例の半導体装置３３０は、ｎ＋形カソード領域２の形状がほぼ全て楕円形である。第１の部分１１の直近の周囲に複数の楕円形状のｎ＋形カソード領域２が放射状に並べられている点は、図１８に示した第３実施形態の半導体装置３００と同様である。しかしながら、本変形例の半導体装置３３０は、楕円形のｎ＋形カソード領域２が領域Ａの隅々に至るまで放射状に配置されている点が第３実施形態の半導体装置３００とは異なっている。
例えば、領域Ａの４つの角部に存在する複数の楕円形状のｎ＋形カソード領域２が、図１８の半導体装置３００の場合はそれぞれ異なる方向性をもって配置されているのに対し、図２７の半導体装置３３０の場合は所定の同じ方向性をもって配置されている。
ここで、本変形例による効果について、参考例に係る半導体装置を参照しながら説明する。図２９は、参考例に係る半導体装置３３０ａにおけるｐ＋形コレクタ領域１およびｎ＋形カソード領域２の配置を表す拡大した平面図である。
図２９に示すように、半導体装置３３０ａにおいて、各ｎ＋形カソード領域２は円形である。
参考例の半導体装置３３０ａの円形のｎ＋形カソード領域２の面積と、本第３実施形態の半導体装置３３０の楕円形のｎ＋形カソード領域２の面積とは等しいものとする。
また、半導体装置３３０ａにおいてトリガー領域である第１部分１１の周りに設けられたｎ＋形カソード領域２の中心と、半導体装置３３０においてトリガー領域である第１部分１１の周りに設けられた楕円形のｎ＋形カソード領域２の中心とは、半導体装置３３０ａと半導体装置３３０とを重ねたとき、一致するように配置されているものとする。
即ち、半導体装置３３０において第１部分１１の周りに設けられ、隣接する楕円形のｎ＋形カソード領域２同士の中心間の距離と、半導体装置３３０ａにおいて第１部分１１の周りに設けられ、隣接する円形のｎ＋形カソード領域２同士の中心間の距離とは等しいものとする。
上記の場合、半導体装置３３０において第１部分１１の周りに設けられ、隣接する楕円形のｎ＋形カソード領域２同士の距離ａは、半導体装置３３０ａにおいて第１部分１１の周りに設けられ、隣接する円形のｎ＋形カソード領域２同士の距離ｂより大きくなる（ａ＞ｂ）。
このように、ｎ＋形カソード領域２を楕円形とすることで、円形の場合に比べてトリガー領域である第１部分１１から外方向に向かうｐ＋形コレクタ領域１を広くすることができる。さらに、前述したように領域Ａの角部において所定の同じ方向性をもった楕円形状のｎ＋形カソード領域２が複数配置される、すなわち放射状に配置されることでオン領域の広がりも良好となることが期待される。
従って、フリーホイールダイオード（ＦＷＤ：Free Wheel Diode）特性を悪化させることなく、ターンオン・ターンオフ特性が改善されるので、スイッチング損失をさらに低減することが可能となる。
尚、上記参考例との比較において、半導体装置３３０の楕円形のｎ＋形カソード領域２の面積と、半導体装置３３０ａの円形のｎ＋形カソード領域２の面積が等しいことから、半導体装置３００および半導体装置３３０ａにおけるダイオードの占有率は同じである。そのため、半導体装置３３０および半導体装置３３０ａともスナップバックが終わった後の大電流領域ではほぼ同じ特性を示す。即ち、半導体装置３３０は、半導体装置３３０ａに比べて、大電流領域の特性を犠牲にすることなく、スナップバック特性を改善することができる利点もある。
（第４実施形態）
図２２は、第４実施形態に係る電気機器４００の構成を例示する概略図である。
電気機器４００は、例えば、入力された直流電圧Ｖｉｎを、異なる直流電圧Ｖｏｕｔに変換するフルブリッジ型ＤＣ／ＤＣコンバータである。
電気機器４００は、フルブリッジを構成する半導体装置４１０〜４４０を有する。半導体装置４１０〜４４０は、上述した第１実施形態〜第３実施形態のいずれかに係る半導体装置である。半導体装置４１０〜４４０を適切に組み合わせてスイッチングさせることで、トランス４５０への通電が行われる。トランス４５０の１次巻き線には、図２２に表すように、キャパシタ４６０が接続されていてもよい。
このような電気機器４００では、半導体装置４１０〜４４０の間のスイッチング速度のばらつきが大きいと、偏磁現象が発生し易くなり、半導体装置が破壊され易くなる。また、半導体装置４１０〜４４０における電力損失が大きいと、発熱量が増加し、偏磁現象が発生し易くなる。従って、電気機器４００に含まれる半導体装置４１０〜４４０については、電力損失が小さく、これらの半導体装置間のスイッチング速度のばらつきが小さいことが望ましい。
図２３は、第１実施形態と参考例に係る半導体装置の他の特性を示す測定結果である。
図２４は、第２実施形態に係る半導体装置の特性を示す測定結果である。
図２３（ａ）は、第１実施形態に係る半導体装置１００の測定結果であり、図２３（ｂ）は、図６に表した参考例に係る半導体装置１００ａの測定結果である。図２４（ａ）は、第２実施形態に係る半導体装置２００の測定結果であり、図２４（ｂ）は、第２実施形態の第１変形例に係る半導体装置２１０の測定結果である。図２３および図２４は、コレクタ電極３０の電圧ＶＣＥを増加させたときの、コレクタ電極３０を流れる電流ＩＣの変化を表している。各測定は、複数の半導体装置について行っており、各グラフでは、１つの半導体装置の測定結果を実線で表し、他の半導体装置の測定結果を破線で表している。
図２３（ａ）および図２３（ｂ）を比較すると、半導体装置１００ａは、半導体装置１００よりも、電圧ＶＣＥに対する電流ＩＣの変化のばらつきが大きいことがわかる。同様に、図２３（ｂ）、図２４（ａ）、および図２４（ｂ）を比較すると、半導体装置１００ａは、半導体装置２００および２１０よりも、電圧ＶＣＥに対する電流ＩＣの変化のばらつきが大きいことがわかる。すなわち、各実施形態に係る半導体装置では、参考例に係る半導体装置に比べて、ターンオン時のスイッチングに要する時間のばらつきが大きい。
上述した通り、偏磁現象を抑制するためには、電気機器４００に含まれる半導体装置４１０〜４４０の間のスイッチング速度のばらつきが小さいことが望ましい。従って、電気機器４００に含まれる半導体装置４１０〜４４０として、いずれかの実施形態に係る半導体装置を用いることで、電気機器４００における偏磁現象を抑制することができる。また、既に述べた通り、各実施形態によればスイッチング損失を低減できるため、偏磁現象の発生をより一層抑制することが可能である。
なお、実施形態に係る半導体装置において、スイッチング速度のばらつきが小さい理由としては、以下のことが考えられる。
各実施形態に係る半導体装置において、ｐ＋形コレクタ領域１におけるｐ形不純物濃度は、ｐ＋形コレクタ領域１からの正孔の過度の注入を抑制するために、８．０×１０１６〜６．０×１０１７ａｔｏｍ／ｃｍ３であることが望ましい。このような比較的低いｐ形不純物濃度では、半導体装置製造時のｐ＋形コレクタ領域１表面の僅かな汚染や製造プロセスの微小なばらつきにより、ｐ＋形コレクタ領域１の特性が大きく変動しうる。
この結果、参考例に係る半導体装置１００ａでは、第１部分１１で正孔が注入された後に、第１部分１１から正孔の注入が広がる際に、広がり方や広がる方向が半導体装置ごとに変化し、ｐ＋形コレクタ領域１の全面で正孔の注入が生じるまでの時間のばらつきが大きくなると考えられる。
一方で、実施形態に係る半導体装置では、上述した通り、ｐ＋形コレクタ領域１の全面において正孔の注入がより早く生じるように構成されている。このため、ｐ＋形コレクタ領域１表面の汚染や製造プロセスのばらつきがある場合でも、これらの要因によるスイッチング時間へのばらつきを緩和し、ばらつきを小さくすることができる。
なお、図２２では、実施形態に係る半導体装置を複数用いてフルブリッジ型の回路を有する電気機器４００を構成した場合について説明したが、電気機器４００の形態はこれに限定されない。例えば、電気機器４００は、実施形態に係る半導体装置を複数有するハーフブリッジ型の回路を有していてもよい。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１００〜１２０、２００〜２６０、３００〜３３０ 半導体装置
４００ 電気機器
１ ｐ＋形コレクタ領域
１０ａ〜１０ｄ 突出部
１１ 第１部分
１２ 第２部分
２ ｎ＋形カソード領域
３ ｎ−形半導体領域
４ ｐ形ベース領域
５ ｎ＋形エミッタ領域
６ ｐ＋形コンタクト領域
２０ ゲート電極
２１ ゲート絶縁層
３０ コレクタ電極
３１ エミッタ電極
３２ ゲートパッド

Claims (14)

  1. 第１電極と、
    第１方向と、前記第１方向に対して垂直な第２方向と、に沿って配列された複数の第１部分と、
    それぞれ、前記複数の第１部分のそれぞれから突出した複数の第１突出部と、
    を有し、前記第１電極の上に設けられた第１導電形の第１半導体領域と、
    前記複数の第１部分および前記複数の第１突出部以外の前記第１半導体領域中に、互いに離間して設けられた第２導電形の複数の第２半導体領域と、
    前記第１半導体領域および前記複数の第２半導体領域の上に設けられた第２導電形の第３半導体領域と、
    前記第３半導体領域の上に設けられた第１導電形の第４半導体領域と、
    前記第４半導体領域の上に選択的に設けられた第２導電形の第５半導体領域と、
    ゲート絶縁層を介して前記第４半導体領域と対面するゲート電極と、
    前記第５半導体領域の上に設けられた第２電極と、
    を備え、
    前記第１部分の前記第１方向における長さは、前記第２半導体領域同士の間の前記第１方向における距離の、３倍以上４０倍以下である半導体装置。
  2. 前記第１突出部は、前記第１方向および前記第２方向と交差する第３方向に沿って前記第１部分から突出し、
    前記第１突出部の前記第３方向における長さは、前記第１突出部の前記第３方向に対して垂直な第４方向における長さよりも長い請求項１に記載の半導体装置。
  3. 前記第１部分の前記第１方向における長さは、前記第１突出部の前記第３方向における長さよりも長く、
    前記第１突出部の前記第３方向における長さは、前記第２半導体領域同士の間の前記第１方向における距離の、１．４倍以上１９倍以下である請求項２記載の半導体装置。
  4. 前記第１突出部は、前記第１方向に沿って前記第１部分から突出し、
    前記第１突出部の前記第１方向における長さは、前記第２半導体領域同士の間の前記第１方向における距離の、１．０倍以上１３倍以下である請求項１に記載の半導体装置。
  5. 前記第１部分の前記第１方向における長さは、前記第１突出部の前記第２方向における長さよりも長く、
    前記第１突出部の前記第２方向における長さは、前記第２半導体領域同士の間の前記第１方向における距離の、１．３倍以上４倍以下である請求項４記載の半導体装置。
  6. 第１電極と、
    第１方向に沿って互いに離間して並べられた複数の第１部分と、
    前記第１方向に沿って互いに離間して並べられ、前記第１方向に対して垂直な第２方向において前記複数の第１部分と離間した複数の第２部分と、
    を有し、前記第１部分の少なくとも一部は、前記第２部分の少なくとも一部と、前記第２方向において並んでいない第１導電形の第１半導体領域と、
    前記複数の第１部分および前記複数の第２部分以外の前記第１半導体領域中に互いに離間して設けられた第２導電形の複数の第２半導体領域と、
    前記第１半導体領域および前記複数の第２半導体領域の上に設けられた第２導電形の第３半導体領域と、
    前記第３半導体領域の上に設けられた第１導電形の第４半導体領域と、
    前記第４半導体領域の上に選択的に設けられた第２導電形の第５半導体領域と、
    ゲート絶縁層を介して前記第４半導体領域と対面するゲート電極と、
    前記第５半導体領域の上に設けられた第２電極と、
    を備え、
    前記第１部分の前記第１方向における長さは、前記第２半導体領域同士の間の前記第１方向における距離の、３倍以上４０倍以下であり、
    前記第１部分の前記第２方向における長さは、前記第２半導体領域同士の間の前記第２方向における距離の、３倍以上４０倍以下である半導体装置。
  7. 前記第１半導体領域は、前記第１方向および前記第２方向と交差する第３方向に沿って設けられた複数の第１突出部をさらに有し、
    前記複数の第１突出部は、それぞれ、前記複数の第１部分と前記複数の第２部分との間に設けられた請求項６に記載の半導体装置。
  8. 前記第１半導体領域は、複数の第１突出部を有し、
    前記複数の第１突出部の一部は、前記第１方向および前記第２方向と交差する第３方向に沿って、それぞれ、前記複数の第１部分から突出し、
    前記複数の第１突出部の他の一部は、前記第３方向に沿って、それぞれ、前記複数の第２部分から突出した請求項６に記載の半導体装置。
  9. 前記複数の第２半導体領域の一部は、前記複数の第１部分の１つの周りに設けられ、前記複数の第２半導体領域の前記一部から前記１つの第１部分に向かう方向における長さが、当該方向に対して垂直な方向の長さよりも長い請求項６〜８のいずれか１つに記載の半導体装置。
  10. 前記第１部分および前記第２部分は、外縁が四角形より角数の大きい多角形状である請求項６〜９のいずれか１つに記載の半導体装置。
  11. 第１電極と、
    第１方向と、前記第１方向に対して垂直な第２方向と、に沿って配列された複数の第１部分を有し、前記第１電極の上に設けられた第１導電形の第１半導体領域と、
    前記複数の第１部分以外の前記第１半導体領域中に、互いに離間して設けられた第２導電形の複数の第２半導体領域であって、前記複数の第２半導体領域の一部は、前記複数の第１部分の１つの周りに設けられ、前記複数の第２半導体領域の前記一部から前記１つの第１部分に向かう方向における長さが、当該方向に対して垂直な方向の長さよりも長い複数の第２半導体領域と、
    前記第１半導体領域および前記複数の第２半導体領域の上に設けられた第２導電形の第３半導体領域と、
    前記第３半導体領域の上に設けられた第１導電形の第４半導体領域と、
    前記第４半導体領域の上に選択的に設けられた第２導電形の第５半導体領域と、
    ゲート絶縁層を介して前記第４半導体領域と対面するゲート電極と、
    前記第５半導体領域の上に設けられた第２電極と、
    を備え、
    前記第１半導体領域は、複数の第１突出部をさらに有し、
    前記複数の第１突出部は、それぞれ、前記複数の第１部分から突出した半導体装置。
  12. 前記複数の第２半導体領域の前記一部は、放射状に配置されている請求項１１に記載の半導体装置。
  13. 前記第１部分を含む所定の区画領域の角部の前記複数の第２半導体領域が、所定の方向性を持って放射状に配置されている請求項１１に記載の半導体装置。
  14. 請求項１〜１３のいずれか１つに記載の前記半導体装置を複数有し、
    前記複数の半導体装置により構成されたブリッジ回路を備えた電気機器。
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