JP2018129513A - 半導体装置および電気機器 - Google Patents
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Abstract
【解決手段】実施形態に係る半導体装置は、第1電極と、第1導電形の第1半導体領域と、第2導電形の複数の第2半導体領域と、第2導電形の第3半導体領域と、第1導電形の第4半導体領域と、第2導電形の第5半導体領域と、ゲート電極と、第2電極と、を有する。前記第1半導体領域は、複数の第1部分と、複数の第1突出部と、を有する。複数の第1部分は、第1方向と、第1方向に対して垂直な第2方向と、に沿って配列されている。複数の第1突出部は、それぞれ、複数の第1部分から突出している。第1半導体領域は、第1電極の上に設けられている。複数の第2半導体領域は、複数の第1部分および複数の第1突出部以外の第1半導体領域中に、互いに離間して設けられている。
【選択図】図3
Description
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明においては、第1方向D1〜第4方向D4およびZ方向(第5方向)を用いる。Z方向は、コレクタ電極30からエミッタ電極31に向かう方向である。第1方向D1および第2方向D2は、Z方向に対して垂直であり、相互に直交する2方向である。第3方向D3および第4方向D4は、Z方向に対して垂直であり、第1方向D1および第2方向D2と交差する方向である。第3方向D3および第4方向D4は、互いに交差する方向であり、例えば、相互に直交する。
以下の説明において、n+、n、n−及びp+、pの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「+」が付されている表記は、「+」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のp形(第1導電形)とn形(第2導電形)を反転させて各実施形態を実施してもよい。
図1は、第1実施形態に係る半導体装置100を表す平面図である。
図2は、図1のA−A’断面図である。
図3および図4は、第1実施形態に係る半導体装置100のp+形コレクタ領域1およびn+形カソード領域2の配置を表す平面図である。
図5は、図4の領域Bを拡大した平面図である。
なお、図3では、エミッタ電極31およびゲートパッド32が、破線で表されている。
図1〜図3に表すように、半導体装置100は、p+形コレクタ領域1(第1半導体領域)、n+形カソード領域2(第2半導体領域)、n−形半導体領域3(第3半導体領域)、p形ベース領域4(第4半導体領域)、n+形エミッタ領域5(第5半導体領域)、p+形コンタクト領域6、ゲート電極20、ゲート絶縁層21、絶縁層22、コレクタ電極30(第1電極)、エミッタ電極31(第2電極)、およびゲートパッド32を有する。
半導体装置100において、p+形コレクタ領域1およびゲート電極20が設けられた領域がIGBTとして動作し、n+形カソード領域2が設けられた領域がFWDとして動作する。
p+形コレクタ領域1およびn+形カソード領域2は、コレクタ電極30の上に設けられ、コレクタ電極30と電気的に接続されている。
n−形半導体領域3は、p+形コレクタ領域1およびn+形カソード領域2の上に設けられている。
p+形コレクタ領域1とn−形半導体領域3との間およびn+形カソード領域2とn−形半導体領域3との間に、図2に表すように、n形フィールドストップ領域7が設けられていてもよい。
n+形エミッタ領域5およびp+形コンタクト領域6は、p形ベース領域4の上に選択的に設けられている。
ゲート電極20は、第2方向D2においてゲート絶縁層21を介してp形ベース領域4と対面している。
p形ベース領域4、n+形エミッタ領域5、p+形コンタクト領域6、およびゲート電極20は、第2方向D2において複数設けられ、それぞれが第1方向D1に延びている。図2に表すように、一部のp形ベース領域4の上に、n+形エミッタ領域5が設けられていなくてもよい。
図3および図4に表すように、n+形カソード領域2は、p+形コレクタ領域1中に、互いに離間して複数設けられている。図4に表すように、p+形コレクタ領域1は、複数の第1部分11(第1部分)、複数の突出部10a、および複数の突出部10bを有する。これらの部分には、n+形カソード領域2が設けられていない。第1部分11におけるp形不純物濃度と、突出部10aにおけるp形不純物濃度と、突出部10bにおけるp形不純物濃度と、は、例えば等しい。
p+形コレクタ領域1、n+形カソード領域2、n形フィールドストップ領域7、n−形半導体領域3、p形ベース領域4、n+形エミッタ領域5、およびp+形コンタクト領域6は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、n形不純物として、ヒ素、リン、またはアンチモンを用いることができる。p形不純物として、ボロンを用いることができる。
ゲート電極20は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層21および絶縁層22は、酸化シリコンなどの絶縁材料を含む。
コレクタ電極30、エミッタ電極31、およびゲートパッド32は、アルミニウムなどの金属材料を含む。
エミッタ電極31に対してコレクタ電極30に正の電圧が印加された状態で、ゲート電極20に閾値以上の電圧が印加されると、p形ベース領域4のゲート絶縁層21近傍の領域にチャネル(反転層)が形成され、半導体装置100がオン状態となる。このとき、電子が、このチャネルを通ってn+形エミッタ領域5からn−形半導体領域3に注入され、正孔が、p+形コレクタ領域1からn−形半導体領域3に注入される。その後、ゲート電極20に印加される電圧が閾値よりも低くなると、p形ベース領域4におけるチャネルが消滅し、半導体装置100がオフ状態になる。
図6は、参考例に係る半導体装置100aにおけるp+形コレクタ領域1およびn+形カソード領域2の配置を表す平面図である。
図6に表すように、半導体装置100aにおいて、p+形コレクタ領域1は、突出部10aおよび突出部10bを有しておらず、第1部分11のみを有する。半導体装置100aのp+形コレクタ領域1およびn+形カソード領域2以外の構成については、半導体装置100と同様である。
すなわち、本実施形態に係る半導体装置100によれば、参考例に係る半導体装置100aに比べて、スイッチング損失を低減することができる。
すなわち、図5に表した、長さL1および長さL2のそれぞれは、距離d3または距離d4の3倍以上40倍以下であることが望ましい。長さL5および長さL7のそれぞれは、距離d3または距離d4の、1.4倍以上19倍以下であることが望ましい。長さL6および長さL8のそれぞれは、距離d3または距離d4の、1.4倍以上4倍以下であることが望ましい。
図7は、本実施形態に係る半導体装置100と参考例に係る半導体装置100aについて、ゲート電極20に電圧を印加した状態で、コレクタ電極30への印加電圧を増加させていった場合の電流の変化を表している。図7において、横軸はエミッタ電極31に対するコレクタ電極30の電圧を表し、縦軸はコレクタ電極30を流れる電流を表している。また、破線は本実施形態に係る半導体装置100の測定結果を表し、実線は参考例に係る半導体装置100aの測定結果を表している。
一方で、実施形態に係る半導体装置100は、電圧1.0V〜1.4Vにおける電流値が、半導体装置100aよりも高い。また、半導体装置100aのように、電流の増大に伴う電圧のスナップバックも無く、電流が7A程度に達すると電流が急峻に増大している。
すなわち、この測定結果から、半導体装置100では半導体装置100aに比べて、より短時間でp+形コレクタ領域1の広い範囲から正孔の注入が生じ、電気抵抗がより低下していることがわかる。
図8は、本実施形態に係る半導体装置100と参考例に係る半導体装置100aについて、ターンオフ時の時間tに対する、ゲート電極20の電圧VGE、コレクタ電極30の電圧VCE、およびコレクタ電極30を流れる電流ICの変化を測定した結果である。図8(a)は本実施形態に係る半導体装置100の測定結果を表し、図8(b)は参考例に係る半導体装置100aの測定結果を表している。
すなわち、本実施形態に係る半導体装置100では、参考例に係る半導体装置100aに比べて、ターンオフ時のスイッチング時間が短く、電力損失がより小さいことがわかる。
図9において、縦軸は、ターンオフした後に定常状態となった電圧VCEの値を表し、横軸は、ターンオフ時の消費電力Eoffを表す。図9では、複数の第1実施形態に係る半導体装置100および複数の参考例に係る半導体装置100aについて測定を行った結果が表されている。
図10は、第1実施形態の第1変形例に係る半導体装置110の一部のp+形コレクタ領域1およびn+形カソード領域2の配置を表す平面図である。
本変形例に係る半導体装置110では、p+形コレクタ領域1が、突出部10aおよび突出部10bに代えて、突出部10cおよび突出部10dを有する点で、半導体装置100と異なる。半導体装置110における他の構成については、半導体装置100と同様である。
図11は、第1実施形態の第2変形例に係る半導体装置120の一部のp+形コレクタ領域およびn+形カソード領域の配置を表す平面図である。
本変形例に係る半導体装置120は、突出部10cおよび突出部10dが、複数の第1部分11に接続されている。また、突出部10cは、第1部分11同士の間で、第2方向D2において複数設けられている。突出部10dは、第1部分11同士の間で、第1方向D1において複数設けられている。
図12は、第1実施形態の第3変形例に係る半導体装置130の一部のp+形コレクタ領域1およびn+形カソード領域2の配置を表す平面図である。
本変形例に係る半導体装置130は、突出部10cおよび突出部10dをさらに有する点で、半導体装置100と異なる。半導体装置130における他の構成については、半導体装置100と同様である。
図13は、第2実施形態に係る半導体装置200のp+形コレクタ領域1およびn+形カソード領域2の配置を表す平面図である。
本実施形態に係る半導体装置200では、p+形コレクタ領域1は、複数の第1部分11および複数の第2部分12を有する。n+形カソード領域2は、第1部分11および第2部分12以外のp+形コレクタ領域1中において、第1方向D1および第2方向D2に配列されている。半導体装置200におけるp+形コレクタ領域1およびn+形カソード領域2以外の構成については、半導体装置100と同様である。
図14は、第2実施形態の第1変形例に係る半導体装置210のp+形コレクタ領域1およびn+形カソード領域2の配置を表す平面図である。
半導体装置210は、p+形コレクタ領域1が、突出部10a、突出部10b、および突出部10dをさらに有する点で、半導体装置200と異なる。
図15は、第2実施形態の第2変形例に係る半導体装置220の一部のp+形コレクタ領域1およびn+形カソード領域2の配置を表す平面図である。
半導体装置220は、p+形コレクタ領域1が突出部10cおよび突出部10dをさらに有する点で、半導体装置200と異なる。
なお、突出部10dによって、第1部分11同士が連結されていてもよい。また、突出部10dによって、第2部分12同士が連結されていてもよい。
図16は、第2実施形態の第3変形例に係る半導体装置230の一部のp+形コレクタ領域1およびn+形カソード領域2の配置を表す平面図である。
半導体装置230は、カソードの配列が、半導体装置200と異なる。また、カソードの配列の変更に伴って、第1部分11および第2部分12の形状も、半導体装置200と異なっている。
図17は、第2実施形態の第4変形例に係る半導体装置240の一部のp+形コレクタ領域1およびn+形カソード領域2の配置を表す平面図である。
半導体装置240は、p+形コレクタ領域1が突出部10a、突出部10b、および突出部10cをさらに有する点で半導体装置200と異なる。
このようにp+形コレクタ領域1が突出部10a、突出部10b、および突出部10cをさらに有することで、半導体装置230に比べて、スイッチング損失をさらに低減することが可能となる。
図25は、第2実施形態の第5変形例に係る半導体装置250の一部のp+形コレクタ領域1およびn+形カソード領域2の配置を表す平面図である。
本第5変形例の半導体装置250は、第1部分11および第2部分12が、外縁が四角形より角数の大きい多角形状であることにおいて図13に示した第2実施形態の半導体装置200とは異なっている。尚、第1部分11および第2部分12の外縁は、例えば八角形状である。この八角形状の外縁は、第1方向D1、第2方向D2、第3方向D3、及び第4方向D4のそれぞれの辺(縁)の長さが略等しいものとする。
図18は、第3実施形態に係る半導体装置300の一部のp+形コレクタ領域1およびn+形カソード領域2の配置を表す平面図である。
図19は、図18の領域Aを拡大した平面図である。
半導体装置300は、n+形カソード領域2の形状について、半導体装置100と差異を有する。
すなわち、本実施形態によれば、第1実施形態および第2実施形態と同様に、スイッチング損失を低減することが可能である。
図20は、第3実施形態の第1変形例に係る半導体装置310の一部のp+形コレクタ領域1およびn+形カソード領域2の配置を表す平面図である。
半導体装置310は、p+形コレクタ領域1が、突出部10a、突出部10b、突出部10c、および突出部10dをさらに有する点で、半導体装置300と異なる。
図21は、第3実施形態の第2変形例に係る半導体装置320の一部のp+形コレクタ領域1およびn+形カソード領域2の配置を表す平面図である。
半導体装置300では、複数の第1部分11が、第1方向D1および第2方向D2に沿って配列されていた。これに対して、半導体装置320では、複数の第1部分11および複数の第2部分12が千鳥配列されている。
図27は、第3実施形態の第3変形例に係る半導体装置330の一部のp+形コレクタ領域およびn+形カソード領域の配置を表す平面図である。
図28は、図27の領域Aを拡大した平面図である。ここで、領域Aとは、各第1部分11(トリガー領域)毎に設定され、1つの第1部分11及びその周囲のn+形カソード領域2を含む矩形の区画領域(第1部分11を含む区画領域とも呼ぶ)である。隣接する第1部分11の各区画領域同士は、区画領域の境界で接する。
本変形例の半導体装置330は、n+形カソード領域2の形状がほぼ全て楕円形である。第1の部分11の直近の周囲に複数の楕円形状のn+形カソード領域2が放射状に並べられている点は、図18に示した第3実施形態の半導体装置300と同様である。しかしながら、本変形例の半導体装置330は、楕円形のn+形カソード領域2が領域Aの隅々に至るまで放射状に配置されている点が第3実施形態の半導体装置300とは異なっている。
例えば、領域Aの4つの角部に存在する複数の楕円形状のn+形カソード領域2が、図18の半導体装置300の場合はそれぞれ異なる方向性をもって配置されているのに対し、図27の半導体装置330の場合は所定の同じ方向性をもって配置されている。
図29に示すように、半導体装置330aにおいて、各n+形カソード領域2は円形である。
また、半導体装置330aにおいてトリガー領域である第1部分11の周りに設けられたn+形カソード領域2の中心と、半導体装置330においてトリガー領域である第1部分11の周りに設けられた楕円形のn+形カソード領域2の中心とは、半導体装置330aと半導体装置330とを重ねたとき、一致するように配置されているものとする。
即ち、半導体装置330において第1部分11の周りに設けられ、隣接する楕円形のn+形カソード領域2同士の中心間の距離と、半導体装置330aにおいて第1部分11の周りに設けられ、隣接する円形のn+形カソード領域2同士の中心間の距離とは等しいものとする。
従って、フリーホイールダイオード(FWD:Free Wheel Diode)特性を悪化させることなく、ターンオン・ターンオフ特性が改善されるので、スイッチング損失をさらに低減することが可能となる。
図22は、第4実施形態に係る電気機器400の構成を例示する概略図である。
電気機器400は、例えば、入力された直流電圧Vinを、異なる直流電圧Voutに変換するフルブリッジ型DC/DCコンバータである。
図24は、第2実施形態に係る半導体装置の特性を示す測定結果である。
図23(a)は、第1実施形態に係る半導体装置100の測定結果であり、図23(b)は、図6に表した参考例に係る半導体装置100aの測定結果である。図24(a)は、第2実施形態に係る半導体装置200の測定結果であり、図24(b)は、第2実施形態の第1変形例に係る半導体装置210の測定結果である。図23および図24は、コレクタ電極30の電圧VCEを増加させたときの、コレクタ電極30を流れる電流ICの変化を表している。各測定は、複数の半導体装置について行っており、各グラフでは、1つの半導体装置の測定結果を実線で表し、他の半導体装置の測定結果を破線で表している。
各実施形態に係る半導体装置において、p+形コレクタ領域1におけるp形不純物濃度は、p+形コレクタ領域1からの正孔の過度の注入を抑制するために、8.0×1016〜6.0×1017atom/cm3であることが望ましい。このような比較的低いp形不純物濃度では、半導体装置製造時のp+形コレクタ領域1表面の僅かな汚染や製造プロセスの微小なばらつきにより、p+形コレクタ領域1の特性が大きく変動しうる。
一方で、実施形態に係る半導体装置では、上述した通り、p+形コレクタ領域1の全面において正孔の注入がより早く生じるように構成されている。このため、p+形コレクタ領域1表面の汚染や製造プロセスのばらつきがある場合でも、これらの要因によるスイッチング時間へのばらつきを緩和し、ばらつきを小さくすることができる。
また、各半導体領域における不純物濃度については、例えば、SIMS(二次イオン質量分析法)により測定することが可能である。
400 電気機器
1 p+形コレクタ領域
10a〜10d 突出部
11 第1部分
12 第2部分
2 n+形カソード領域
3 n−形半導体領域
4 p形ベース領域
5 n+形エミッタ領域
6 p+形コンタクト領域
20 ゲート電極
21 ゲート絶縁層
30 コレクタ電極
31 エミッタ電極
32 ゲートパッド
Claims (17)
- 第1電極と、
第1方向と、前記第1方向に対して垂直な第2方向と、に沿って配列された複数の第1部分と、
それぞれ、前記複数の第1部分のそれぞれから突出した複数の第1突出部と、
を有し、前記第1電極の上に設けられた第1導電形の第1半導体領域と、
前記複数の第1部分および前記複数の第1突出部以外の前記第1半導体領域中に、互いに離間して設けられた第2導電形の複数の第2半導体領域と、
前記第1半導体領域および前記複数の第2半導体領域の上に設けられた第2導電形の第3半導体領域と、
前記第3半導体領域の上に設けられた第1導電形の第4半導体領域と、
前記第4半導体領域の上に選択的に設けられた第2導電形の第5半導体領域と、
ゲート絶縁層を介して前記第4半導体領域と対面するゲート電極と、
前記第5半導体領域の上に設けられた第2電極と、
を備えた半導体装置。 - 前記第1部分の前記第1方向における長さは、前記第2半導体領域同士の間の前記第1方向における距離の、3倍以上40倍以下である請求項1記載の半導体装置。
- 前記第1突出部は、前記第1方向および前記第2方向と交差する第3方向に沿って前記第1部分から突出し、
前記第1突出部の前記第3方向における長さは、前記第1突出部の前記第3方向に対して垂直な第4方向における長さよりも長い請求項1または2に記載の半導体装置。 - 前記第1部分の前記第1方向における長さは、前記第1突出部の前記第3方向における長さよりも長く、
前記第1突出部の前記第3方向における長さは、前記第2半導体領域同士の間の前記第1方向における距離の、1.4倍以上19倍以下である請求項3記載の半導体装置。 - 前記第1突出部は、前記第1方向に沿って前記第1部分から突出し、
前記第1突出部の前記第1方向における長さは、前記第2半導体領域同士の間の前記第1方向における距離の、1.0倍以上13倍以下である請求項1または2に記載の半導体装置。 - 前記第1部分の前記第1方向における長さは、前記第1突出部の前記第2方向における長さよりも長く、
前記第1突出部の前記第2方向における長さは、前記第2半導体領域同士の間の前記第1方向における距離の、1.3倍以上4倍以下である請求項5記載の半導体装置。 - 第1電極と、
第1方向に沿って互いに離間して並べられた複数の第1部分と、
前記第1方向に沿って互いに離間して並べられ、前記第1方向に対して垂直な第2方向において前記複数の第1部分と離間した複数の第2部分と、
を有し、前記第1部分の少なくとも一部は、前記第2部分の少なくとも一部と、前記第2方向において並んでいない第1導電形の第1半導体領域と、
前記複数の第1部分および前記複数の第2部分以外の前記第1半導体領域中に互いに離間して設けられた第2導電形の複数の第2半導体領域と、
前記第1半導体領域および前記複数の第2半導体領域の上に設けられた第2導電形の第3半導体領域と、
前記第3半導体領域の上に設けられた第1導電形の第4半導体領域と、
前記第4半導体領域の上に選択的に設けられた第2導電形の第5半導体領域と、
ゲート絶縁層を介して前記第4半導体領域と対面するゲート電極と、
前記第5半導体領域の上に設けられた第2電極と、
を備えた半導体装置。 - 前記第1部分の前記第1方向における長さは、前記第2半導体領域同士の間の前記第1方向における距離の、3倍以上40倍以下であり、
前記第1部分の前記第2方向における長さは、前記第2半導体領域同士の間の前記第2方向における距離の、3倍以上40倍以下である請求項7記載の半導体装置。 - 前記第1半導体領域は、前記第1方向および前記第2方向と交差する第3方向に沿って設けられた複数の第1突出部をさらに有し、
前記複数の第1突出部は、それぞれ、前記複数の第1部分と前記複数の第2部分(12)との間に設けられた請求項7または8に記載の半導体装置。 - 前記第1半導体領域は、複数の第1突出部を有し、
前記複数の第1突出部の一部は、前記第1方向および前記第2方向と交差する第3方向に沿って、それぞれ、前記複数の第1部分から突出し、
前記複数の第1突出部の他の一部は、前記第3方向に沿って、それぞれ、前記複数の第2部分から突出した請求項7または8に記載の半導体装置。 - 前記複数の第2半導体領域の一部は、前記複数の第1部分の1つの周りに設けられ、前記複数の第2半導体領域の前記一部から前記1つの第1部分に向かう方向における長さが、当該方向に対して垂直な方向の長さよりも長い請求項7〜10のいずれか1つに記載の半導体装置。
- 前記第1部分および前記第2部分は、外縁が四角形より角数の大きい多角形状である請求項7〜11のいずれか1つに記載の半導体装置。
- 第1電極と、
第1方向と、前記第1方向に対して垂直な第2方向と、に沿って配列された複数の第1部分を有し、前記第1電極の上に設けられた第1導電形の第1半導体領域と、
前記複数の第1部分以外の前記第1半導体領域中に、互いに離間して設けられた第2導電形の複数の第2半導体領域であって、前記複数の第2半導体領域の一部は、前記複数の第1部分の1つの周りに設けられ、前記複数の第2半導体領域の前記一部から前記1つの第1部分に向かう方向における長さが、当該方向に対して垂直な方向の長さよりも長い複数の第2半導体領域と、
前記第1半導体領域および前記複数の第2半導体領域の上に設けられた第2導電形の第3半導体領域と、
前記第3半導体領域の上に設けられた第1導電形の第4半導体領域と、
前記第4半導体領域の上に選択的に設けられた第2導電形の第5半導体領域と、
ゲート絶縁層を介して前記第4半導体領域と対面するゲート電極と、
前記第5半導体領域の上に設けられた第2電極と、
を備えた半導体装置。 - 前記第1半導体領域は、複数の第1突出部をさらに有し、
前記複数の第1突出部は、それぞれ、前記複数の第1部分から突出した請求項13記載の半導体装置。 - 前記複数の第2半導体領域の前記一部は、放射状に配置されている請求項13に記載の半導体装置。
- 前記第1部分を含む所定の区画領域の角部の前記複数の第2半導体領域が、所定の方向性を持って放射状に配置されている請求項14に記載の半導体装置。
- 請求項1〜16のいずれか1つに記載の前記半導体装置を複数有し、
前記複数の半導体装置により構成されたブリッジ回路を備えた電気機器。
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