JP7061948B2 - 半導体装置、および、半導体装置の製造方法 - Google Patents

半導体装置、および、半導体装置の製造方法 Download PDF

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Description

本願明細書に開示される技術は、半導体装置、および、半導体装置の製造方法に関連するものである。
従来から、素子構造が形成される活性領域に対応するセル部を平面視において囲む終端部に複数のリサーフ層を設けることによって、静耐圧印加中の電界が集中することを抑制する半導体装置の構成が提案されていた（たとえば、特許文献１および特許文献２を参照）。
しかしながら、このような構成では、素子破壊が生じる電流値（以下、Ｉｃ（ｂｒｅａｋ））の低下を防止するために、リサーフ層を形成するための不純物注入量（以下、リサーフ注入量）を許容範囲の上限近くまで高める必要がある。そうすると、終端部の外縁部付近の電界が高くなってしまう。すなわち、リサーフ注入量を高めることによって、半導体装置の静耐圧が不安定になる場合がある。
特許第５７８４２４２号公報 特許第５６４０９６９号公報
上記のように、たとえば特許文献１または特許文献２に示された技術では、Ｉｃ（ｂｒｅａｋ）の低下を防止しつつ、半導体装置の静耐圧の安定性を維持することができないという問題があった。
本願明細書に開示される技術は、以上に記載されたような問題を鑑みてなされたものであり、Ｉｃ（ｂｒｅａｋ）の低下を防止しつつ、半導体装置の静耐圧の安定性を維持することができる技術を提供することを目的とするものである。
本願明細書に開示される技術の第１の態様は、第１の導電型の半導体基板と、前記半導体基板の表層において素子構造が形成される領域である活性領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型のウェル領域と、前記ウェル領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型のバッファ領域と、前記ウェル領域の上面および前記バッファ領域の上面に形成される絶縁膜と、前記絶縁膜の上面に形成される電極と、前記バッファ領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型の電界緩和構造とを備え、前記バッファ領域は、前記ウェル領域と接触して形成され、前記バッファ領域の不純物濃度は、前記活性領域から離れるにつれて小さくなり、前記電極の前記活性領域から遠い側の端部は、前記バッファ領域の前記活性領域から遠い側の端部よりも前記活性領域に近い箇所に位置し、前記電界緩和構造は、それぞれが前記バッファ領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型の複数のリサーフ層を備え、前記活性領域に最も近い前記リサーフ層は、前記バッファ領域に接触し、前記活性領域に近い方から少なくとも２つの前記リサーフ層同士は、互いに接触し、前記絶縁膜は、前記バッファ領域の上面において部分的に形成され、前記バッファ領域は、前記電極と接続される。
本願明細書に開示される技術の第１の態様によれば、Ｉｃ（ｂｒｅａｋ）の低下を防止しつつ、半導体装置の静耐圧の安定性を維持することができる。
また、本願明細書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関連する、半導体装置としてのＩＧＢＴの構成の例を示す断面図である。 実施の形態に関連する、半導体装置としてのＩＧＢＴの構成の他の例を示す断面図である。 リサーフ注入量が一定である図２に示された構成の、静耐圧印加中とターンオフ遮断動作中とにおける電界分布を比較する図である。 実施の形態の半導体装置の構成の例を示す平面図である。 図４におけるＸ領域を拡大して示す平面図である。 図５におけるＢ－Ｂ’断面図である。 実施の形態の半導体装置の構成の例を示す断面図である。 実施の形態の半導体装置の構成の例を示す断面図である。 図６に示された構成、図７に示された構成、図２に示された構成および図１に示された構成それぞれにおける、Ｃ－Ｃ’断面での濃度分布を示す図である。 ＩＧＢＴの静耐圧印加中の等価回路を示す図である。 ＩＧＢＴのスイッチングモードの等価回路を示す図である。 図６に示された構成、図７に示された構成、図２に示された構成および図１に示された構成それぞれのＣ－Ｃ’断面における、最適なリサーフ注入量の条件下での電界分布を示す図である。 図６に示された構成、図７に示された構成、図２に示された構成および図１に示された構成それぞれの、ＢＶおよびＩｃ（ｂｒｅａｋ）に対するリサーフ注入量の依存性を示す図である。 ターンオフ遮断動作中の、図６に示された構成、図７に示された構成および図２に示された構成に示された構成それぞれのＦ－Ｆ’断面における、ピーク温度と電界分布とを示す図である。 Ｐ型のバッファ領域の製造方法を簡易的に示す断面図である。 Ｐ型のバッファ領域の製造方法を簡易的に示す断面図である。 図６に示された構成におけるＰ＋型のウェル領域、Ｐ型のバッファ領域および電界緩和構造の態様が異なる構成の例を示す断面図である。 図６に示された構成におけるＰ＋型のウェル領域、Ｐ型のバッファ領域および電界緩和構造の態様が異なる構成の例を示す断面図である。 図６に示された構成における層間絶縁膜および酸化膜の態様が異なる構成の例を示す断面図である。 図６に示された構成における電極の態様が異なる構成の例を示す断面図である。
以下、添付される図面を参照しながら実施の形態について説明する。そして、１または複数の実施の形態によって生じる効果の例については、１または複数の実施の形態の説明の後でまとめて記述する。
なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
＜第１の実施の形態＞
以下、本実施の形態の半導体装置について説明する。
図１は、本実施の形態に関連する、半導体装置としての絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ、すなわち、ＩＧＢＴ）の構成の例を示す断面図である。図１は、後述する図５のＢ－Ｂ’断面図である。
図１に例が示されるように、ＩＧＢＴは、セル部１と、セル部１を平面視において囲むインターフェイス部３と、インターフェイス部３を平面視において囲む終端部２とを備える。
セル部１は、Ｎ－型の半導体基板４と、Ｎ－型の半導体基板４の下面に形成されたＮ型の半導体層１１と、Ｎ型の半導体層１１の下面に形成されたＰ型のコレクタ層１２と、Ｐ型のコレクタ層１２の下面に接続されたコレクタ電極と、Ｎ－型の半導体基板４の表層に部分的に形成されたＮ型の拡散層１０１と、Ｎ型の拡散層１０１の表層に形成されたＰ型のベース層１０２と、Ｐ型のベース層１０２の表層に部分的に形成されたＰ＋＋型のコンタクト層１０３と、Ｎ－型の半導体基板４の上面からＮ型の拡散層１０１までを貫通して形成された複数のトレンチ１４と、Ｎ－型の半導体基板４の表層において、トレンチ１４とＰ＋＋型のコンタクト層１０３との間に形成されたＮ＋＋型の注入層１０４と、トレンチ１４の内部に形成された絶縁膜１０５と、Ｎ＋＋型の注入層１０４と接触するトレンチ１４の内部において絶縁膜１０５に囲まれて形成されたゲート電極１０６と、ゲート電極１０６が形成されないトレンチ１４の内部において絶縁膜１０５に囲まれて形成されたエミッタ電極１０７と、エミッタ電極１０７の一部およびＰ＋＋型のコンタクト層１０３を露出させつつＮ－型の半導体基板４の上面に形成された層間絶縁膜１０８と、エミッタ電極１０７の一部、Ｐ＋＋型のコンタクト層１０３および層間絶縁膜１０８を覆って形成された電極８と、電極８を部分的に覆って形成されたホッピング導電性を有する半絶縁膜１３と、半絶縁膜１３および一部の電極８を覆って形成された保護膜１１４とを備える。
また、インターフェイス部３は、Ｎ－型の半導体基板４と、Ｎ型の半導体層１１と、Ｐ型のコレクタ層１２と、Ｎ－型の半導体基板４の表層に部分的に形成されたＰ型の不純物層であるＰ＋型のウェル領域５と、Ｐ＋型のウェル領域５の表層に形成され、かつ、セル部１において電極８と接続されるＰ＋＋型のコンタクト層１０９と、Ｎ－型の半導体基板４の表層に部分的に形成され、かつ、Ｐ＋型のウェル領域５から連続してＰ＋型のウェル領域５よりも終端部２に近い位置に形成されたＰ型のバッファ領域７と、Ｎ－型の半導体基板４の上面に形成された層間絶縁膜１０８と、層間絶縁膜１０８の上面に部分的に形成された酸化膜９と、酸化膜９に覆われずに露出している層間絶縁膜１０８の上面に形成された表面ポリシリコンゲート配線１１０と、表面ポリシリコンゲート配線１１０と一部の酸化膜９とを覆って形成された電極８と、電極８と酸化膜９とを覆って形成された半絶縁膜１３と、半絶縁膜１３を覆って形成された保護膜１１４とを備える。
また、終端部２は、Ｎ－型の半導体基板４と、Ｎ型の半導体層１１と、Ｐ型のコレクタ層１２と、Ｐ型のバッファ領域７から連続してＮ－型の半導体基板４の表層に部分的に形成されたＰ型の不純物層であるＰ－型のリサーフ層６と、Ｎ－型の半導体基板４の外縁部において、Ｎ－型の半導体基板４の表層に形成されたＮ＋＋型のストッパ層１１５と、Ｎ－型の半導体基板４の上面に部分的に形成された層間絶縁膜１０８と、層間絶縁膜１０８の上面に部分的に形成された酸化膜９と、Ｎ＋＋型のストッパ層１１５と一部の酸化膜９と覆って形成された電極８と、電極８および酸化膜９を含むＮ－型の半導体基板４の上面を覆って形成された半絶縁膜１３と、半絶縁膜１３を覆って形成された保護膜１１４とを備える。ここで、電極８は、インターフェイス部３と終端部２とに跨って形成される。
ここで、Ｐ－型のリサーフ層６が形成される領域は、電界緩和構造１０に対応する。また、終端部２において形成された電極８のうち、インターフェイス部３における電極８から連続する電極８の外側（すなわち、終端部２に近い側）の端部は、Ｐ－型のリサーフ層６のＰ型のバッファ領域７と連続する端部よりも外側に位置する。
また、終端部２がエミッタ電極と同電位である半絶縁膜１３によって覆われることによって、外部電荷による基板内部への電気的な影響をスクリーニングすることができる。
図２は、半導体装置としてのＩＧＢＴの構成の他の例を示す断面図である。図２に例が示されるように、ＩＧＢＴは、セル部１と、セル部１を平面視において囲むインターフェイス部３Ａと、インターフェイス部３Ａを平面視において囲む終端部２Ａとを備える。
セル部１は、Ｎ－型の半導体基板４と、Ｎ型の半導体層１１と、Ｐ型のコレクタ層１２と、コレクタ電極と、Ｎ型の拡散層１０１と、Ｐ型のベース層１０２と、Ｐ＋＋型のコンタクト層１０３と、複数のトレンチ１４と、Ｎ＋＋型の注入層１０４と、絶縁膜１０５と、ゲート電極１０６と、エミッタ電極１０７と、層間絶縁膜１０８と、電極８Ａと、半絶縁膜１３と、保護膜１１４とを備える。
また、インターフェイス部３Ａは、Ｎ－型の半導体基板４と、Ｎ型の半導体層１１と、Ｐ型のコレクタ層１２と、Ｎ－型の半導体基板４の表層に形成されたＰ型の不純物層であるＰ＋型のウェル領域５Ａと、Ｐ＋型のウェル領域５Ａの表層に形成され、かつ、セル部１において電極８Ａと接続されるＰ＋＋型のコンタクト層１０９と、層間絶縁膜１０８と、酸化膜９と、表面ポリシリコンゲート配線１１０と、エミッタ電極１０７の一部、Ｐ＋＋型のコンタクト層１０３および層間絶縁膜１０８を覆って形成された電極８Ａと、半絶縁膜１３と、保護膜１１４とを備える。
また、終端部２Ａは、Ｎ－型の半導体基板４と、Ｎ型の半導体層１１と、Ｐ型のコレクタ層１２と、Ｐ＋型のウェル領域５Ａから連続してＮ－型の半導体基板４の表層に部分的に形成されたＰ型の不純物層であるＰ－型の拡散層６１Ｂと、Ｐ－型の拡散層６１Ｂの表層に部分的に形成されたＰ型の不純物層であるＰ型の注入層６１Ａと、Ｐ－型の拡散層６１Ｂから連続してＮ－型の半導体基板４の表層に部分的に形成され、かつ、Ｐ－型の拡散層６１Ｂよりも外側に位置するＰ型の不純物層であるＰ－型の拡散層６２Ｂと、Ｐ－型の拡散層６２Ｂの表層に部分的に形成されたＰ型の不純物層であるＰ型の注入層６２Ａと、Ｐ－型の拡散層６２Ｂから連続してＮ－型の半導体基板４の表層に部分的に形成され、かつ、Ｐ－型の拡散層６２Ｂよりも外側に位置するＰ型の不純物層であるＰ－型の拡散層６３Ｂと、Ｐ－型の拡散層６３Ｂの表層に部分的に形成されたＰ型の不純物層であるＰ型の注入層６３Ａと、Ｐ－型の拡散層６ｎ－１Ｂよりも外側に位置するＰ型の不純物層であるＰ－型の拡散層６ｎＢと、Ｐ－型の拡散層６ｎＢの表層に部分的に形成されたＰ型の不純物層であるＰ型の注入層６ｎＡと、Ｎ＋＋型のストッパ層１１５と、層間絶縁膜１０８と、酸化膜９と、半絶縁膜１３と、保護膜１１４とを備える。
上記のうち、Ｐ－型の拡散層６１Ｂと、Ｐ型の注入層６１Ａと、Ｐ－型の拡散層６２Ｂと、Ｐ型の注入層６２Ａと、Ｐ－型の拡散層６３Ｂと、Ｐ型の注入層６３Ａと、…Ｐ－型の拡散層６ｎ－１Ｂと、Ｐ型の注入層６ｎ－１Ａと、Ｐ－型の拡散層６ｎＢと、Ｐ型の注入層６ｎＡとは、電界緩和構造１０を構成する。
また、Ｐ－型の拡散層６１Ｂと、Ｐ型の注入層６１Ａとは、Ｐ型のリサーフ層６１を構成する。同様に、Ｐ－型の拡散層６２Ｂと、Ｐ型の注入層６２Ａとは、Ｐ型のリサーフ層６２を構成し、Ｐ－型の拡散層６３Ｂと、Ｐ型の注入層６３Ａとは、Ｐ型のリサーフ層６３を構成し、…Ｐ－型の拡散層６ｎ－１Ｂと、Ｐ型の注入層６ｎ－１Ａとは、Ｐ型のリサーフ層６ｎ－１を構成し、Ｐ－型の拡散層６ｎＢと、Ｐ型の注入層６ｎＡとは、Ｐ型のリサーフ層６ｎを構成する。
また、Ｐ型の注入層６１Ａの幅を幅ｗ１とし、Ｐ型の注入層６２Ａの幅を幅ｗ２とし、Ｐ型の注入層６３Ａの幅を幅ｗ３とし、…Ｐ型の注入層６ｎ－１Ａの幅を幅ｗ（ｎ－１）とし、Ｐ型の注入層６ｎＡの幅を幅ｗｎとする。
また、Ｐ型の注入層６１ＡとＰ型の注入層６２Ａとの間の領域を層間領域（その幅をｓ２）とし、Ｐ型の注入層６２ＡとＰ型の注入層６３Ａとの間の領域を層間領域（その幅をｓ３）とし、…Ｐ型の注入層６ｎ－１ＡとＰ型の注入層６ｎＡとの間の領域を層間領域（その幅をｓｎ）とする。
また、層間領域の幅ｓ２、層間領域の幅ｓ３…層間領域の幅ｓｎと、それぞれの層間領域のセル部１から遠ざかる方向の端部に接触するＰ型の注入層６２Ａの幅ｗ２、Ｐ型の注入層６３Ａの幅ｗ３…Ｐ型の注入層６ｎＡの幅ｗｎとを、１つのセットとする。
図２に例が示された構造では、電界緩和構造１０が複数のリサーフ層を含むものであるため、後述するように、静耐圧電圧（以下、ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ（ＢＶ））に対するリサーフ注入量のプロセスマージン（許容範囲）が比較的広い。
上記の構成において、幅ｗ２、幅ｗ３…幅ｗｎと、層間領域の幅ｓ２、層間領域の幅ｓ３…層間領域の幅ｓｎと、層間領域と対応するＰ型の注入層とからなるセットの数とを適切に設計することによって、電界緩和構造１０における基板内部の電界分布が、セル部側と終端部側とで電界強度が低く、かつ、それらの中間地点付近で電界強度が高い、台形状に近い理想的な分布とすることができる。
したがって、それぞれの半導体装置が用いられる耐圧クラス（たとえば、３３００Ｖの高耐圧クラスなど）とアプリケーションとに応じて、目標の静耐圧を達する半導体素子構造を構築することができる。
同じ構造を想定する場合、半導体素子構造の静耐圧に対するリサーフ注入量には依存性が存在する。リサーフ注入量が許容範囲の上限よりも高くなると、静耐圧印加中の電界緩和構造１０における基板内部の電界が終端部側に集中する。そのため、ＢＶの低下を招く。
一方、リサーフ注入量が許容範囲の下限よりも低くなると、静耐圧印加中の電界緩和構造１０における基板内部の電界がセル部側に集中する。そのため、やはりＢＶが低下する。
上記のことから、ＢＶの低下を防ぐ観点から、リサーフ注入量のプロセスマージン（許容範囲）が決められている。
また、半導体素子がＯＮ状態からＯＦＦ状態へと移行する動作（すなわち、ターンオフ遮断動作）の際には、ｃｏｎｄｕｃｔｉｖｉｔｙ ｍｏｄｕｌａｔｉｏｎ（すなわち、伝導度変調）によってＮ－型の半導体基板４に蓄積されたキャリアの濃度がＮ－型の半導体基板４の不純物濃度よりも高いため、基板内部における空乏化が阻害される。
そうすると、静耐圧印加中の電界緩和構造１０における基板内部の電界がセル部側に集中して、Ｐ＋型のウェル領域５Ａの終端部側の端部に電界が集中するため、電流破壊を招く。
図３は、リサーフ注入量が一定である図２に示された構成の、静耐圧印加中とターンオフ遮断動作中とにおける電界分布を比較する図である。図３において、縦軸は図２のＣ－Ｃ’断面における電界分布［Ｖ／ｃｍ］を示し、横軸はセル部から終端部へ向かう座標上の位置を示す。
また、図３におけるＡ点は、図２に示された構成におけるＰ＋型のウェル領域の終端部側の端部に対応し、図３におけるＢ点は、図２に示された構成におけるＰ－型の拡散層６１Ｂの終端部側の端部に対応する。また、図３において、ターンオフ遮断動作中の電界分布が点線で示され、静耐圧印加中の電界分布が実線で示される。また、比較に際して、印加される電圧は等しい。
図３に例が示されるように、静耐圧印加中では理想的な電界分布が実現されている。しかしながら、ターンオフ遮断動作中には、Ｐ＋型のウェル領域５の終端部側の端部に電界が集中するため、Ｉｃ（ｂｒｅａｋ）の低下を招く。
その結果、リサーフ注入量の下限値が、ＢＶではなくＩｃ（ｂｒｅａｋ）の観点から決められるため、リサーフ注入量のプロセスマージン（許容範囲）が狭くなる。
図１に示された構成では、電界緩和構造１０はリサーフ層６によって形成される。このようにリサーフ層が１つである場合、基板内部の電界は、リサーフ層６のＰ＋型のウェル領域５と接触するセル部側の端部と、リサーフ層６の終端部側の端部とに集中する。
リサーフ注入量が許容範囲の上下限を超える場合（すなわち、上限を上回る場合、または、下限を下回る場合）、リサーフ層６のセル部側の端部とリサーフ層６の終端部側の端部との双方の端部に電界がさらに集中する。そのため、図１に示された構成でのリサーフ注入量のプロセスマージンは、図２に示された構成でのリサーフ注入量のプロセスマージンよりも狭くなる。
図１に示された構成におけるセル部側の電界集中を抑えるため、図１に例が示されたように、電極８が、Ｐ型のバッファ領域７の終端部側の端部よりも外側に位置するように形成する。
そうすることによって、電極８のフィールドプレート効果を用いて、静耐圧印加中の電界を抑えることができる。
しかしながら、ターンオフ遮断動作の際には、上記のように基板内部における空乏化が阻害されるため、電極８のフィールドプレート端部の直下に電界が集中する。そして、デバイスの電流破壊を招く。
以上から、電極８の端部を終端部２における電界緩和構造１０に達するまで伸ばすことは、望ましいことではないことがわかる。
図４は、本実施の形態の半導体装置の構成の例を示す平面図である。図４に例が示されるように、本実施の形態の半導体装置は、セル部１Ｂと、セル部１Ｂを平面視において囲むインターフェイス部３Ｂと、インターフェイス部３Ｂを平面視において囲む終端部２Ｂとを備える。
図５は、図４におけるＸ領域を拡大して示す平面図である。図５に例が示されるように、本実施の形態の半導体装置は、Ｘ領域において、セル部１Ｂと、セル部１Ｂを平面視において囲むインターフェイス部３Ｂと、インターフェイス部３Ｂを平面視において囲む終端部２Ｂとを備える。
図５によれば、セル部１Ｂは、セル部１Ｂの外縁部に形成されるＰ＋型のウェル領域５と、Ｐ＋型のウェル領域５を覆って形成されるアルミニウムなどからなる電極８Ｂとを備える。
また、インターフェイス部３Ｂは、Ｐ＋型のウェル領域５と、Ｐ＋型のウェル領域５の外縁部に連続して形成されるＰ型のバッファ領域７と、Ｐ＋型のウェル領域５と一部のＰ型のバッファ領域７とを覆って形成される電極８Ｂとを備える。
ここで、図５に示されるように、電極８Ｂの外縁部は、電界緩和構造を構成するＰ型のリサーフ層６１とは離間して形成される。
また、終端部２Ｂは、少なくとも、Ｐ型のバッファ領域７を平面視において囲むＰ型のリサーフ層６１と、Ｐ型のリサーフ層６１を平面視において囲むＰ型のリサーフ層６２とを備える。
図６は、図５におけるＢ－Ｂ’断面図である。図６に例が示されるように、本実施の形態の半導体装置は、セル部１Ｂと、セル部１Ｂを平面視において囲むインターフェイス部３Ｂと、インターフェイス部３Ｂを平面視において囲む終端部２Ｂとを備える。
セル部１Ｂは、Ｎ－型の半導体基板４と、Ｎ型の半導体層１１と、Ｐ型のコレクタ層１２と、コレクタ電極と、Ｎ型の拡散層１０１と、Ｐ型のベース層１０２と、Ｐ＋＋型のコンタクト層１０３と、複数のトレンチ１４と、Ｎ＋＋型の注入層１０４と、絶縁膜１０５と、ゲート電極１０６と、エミッタ電極１０７と、エミッタ電極１０７の一部およびＰ＋＋型のコンタクト層１０３を露出させつつＮ－型の半導体基板４の上面に形成された層間絶縁膜１０８Ｂと、エミッタ電極１０７の一部、Ｐ＋＋型のコンタクト層１０３および層間絶縁膜１０８Ｂを覆って形成された電極８Ｂと、電極８Ｂを部分的に覆って形成されたホッピング導電性を有する半絶縁膜１３Ｂと、半絶縁膜１３Ｂおよび一部の電極８Ｂを覆って形成された保護膜１１４Ｂとを備える。
また、インターフェイス部３Ｂは、Ｎ－型の半導体基板４と、Ｎ型の半導体層１１と、Ｐ型のコレクタ層１２と、Ｐ＋型のウェル領域５と、Ｐ＋型のウェル領域５の表層に形成され、かつ、セル部１Ｂにおいて電極８Ｂと接続されるＰ＋＋型のコンタクト層１０９と、Ｐ型のバッファ領域７と、Ｎ－型の半導体基板４の上面に形成された層間絶縁膜１０８Ｂと、層間絶縁膜１０８Ｂの上面に部分的に形成された酸化膜９Ｂと、表面ポリシリコンゲート配線１１０と、表面ポリシリコンゲート配線１１０と一部の酸化膜９Ｂとを覆って形成された電極８Ｂと、電極８Ｂと酸化膜９Ｂとを覆って形成された半絶縁膜１３Ｂと、半絶縁膜１３Ｂを覆って形成された保護膜１１４Ｂとを備える。
また、終端部２Ｂは、Ｎ－型の半導体基板４と、Ｎ型の半導体層１１と、Ｐ型のコレクタ層１２と、Ｐ型のバッファ領域７から連続してＮ－型の半導体基板４の表層に部分的に形成されたＰ型の不純物層であるＰ－型の拡散層６１Ｂと、Ｐ型の注入層６１Ａと、Ｐ－型の拡散層６２Ｂと、Ｐ型の注入層６２Ａと、Ｐ－型の拡散層６３Ｂと、Ｐ型の注入層６３Ａと、Ｐ－型の拡散層６ｎＢと、Ｐ型の注入層６ｎＡと、Ｎ＋＋型のストッパ層１１５と、Ｎ－型の半導体基板４の上面に部分的に形成された層間絶縁膜１０８Ｂと、層間絶縁膜１０８Ｂの上面に形成された酸化膜９Ｂと、Ｎ＋＋型のストッパ層１１５と一部の酸化膜９Ｂと覆って形成された電極８Ｂと、電極８Ｂおよび酸化膜９Ｂを含むＮ－型の半導体基板４の上面を覆って形成された半絶縁膜１３Ｂと、半絶縁膜１３Ｂを覆って形成された保護膜１１４Ｂとを備える。
また、終端部２Ｂがエミッタ電極と同電位である半絶縁膜１３Ｂによって覆われることによって、外部電荷による基板内部への電気的な影響をスクリーニングすることができる。
図６に例が示されるように、本実施の形態の半導体装置では、インターフェイス部３Ｂに、セル部１Ｂを平面視において囲むＰ＋型のウェル領域５が形成される。また、本実施の形態の半導体装置では、Ｐ＋型のウェル領域５を平面視において囲むＰ型のバッファ領域７が形成される。また、本実施の形態の半導体装置では、Ｐ型のバッファ領域７を平面視において囲む電界緩和構造１０が形成される。
セル部１Ｂにおけるトレンチ１４の底部に電界が集中することを防ぐために、Ｐ＋型のウェル領域５の下面が、トレンチ１４の底部よりも深く形成される。図６においては、Ｐ＋型のウェル領域５の下面までの深さＤ５は、トレンチ１４の底部までの深さよりも深い。
また、インターフェイス部３Ｂには、Ｐ＋型のウェル領域５を平面視において囲むＰ型のバッファ領域７が形成される。Ｐ型のバッファ領域７のＮ－型の半導体基板４の上面における不純物濃度は、セル部１Ｂから終端部２Ｂへ向かうにつれて小さくなる。
また、インターフェイス部３Ｂにおける電極８Ｂの終端部２Ｂ側の端部は、インターフェイス部３Ｂにおける酸化膜９Ｂの終端部２Ｂ側の端部よりも内側（すなわち、セル部１Ｂに近い位置）にある。
また、終端部２Ｂには、電界緩和構造１０が平面視において環状に形成される。電界緩和構造１０には、セル部１Ｂとインターフェイス部３Ｂとを平面視において囲むＰ型の不純物を含有する複数のリサーフ層が形成される。
ここで、Ｐ－型の拡散層６１Ｂ、Ｐ－型の拡散層６２Ｂ、Ｐ－型の拡散層６３Ｂ…Ｐ－型の拡散層６ｎＢの不純物濃度は、Ｐ型の注入層６１Ａ、Ｐ型の注入層６２Ａ、Ｐ型の注入層６３Ａ…Ｐ型の注入層６ｎＡの不純物濃度よりも低い。
また、Ｐ－型の拡散層６１Ｂ、Ｐ－型の拡散層６２Ｂ、Ｐ－型の拡散層６３Ｂ…Ｐ－型の拡散層６ｎＢの下面の深さは、Ｐ＋型のウェル領域５の下面の深さよりも浅い。図６においては、Ｐ－型の拡散層６１Ｂ、Ｐ－型の拡散層６２Ｂ、Ｐ－型の拡散層６３Ｂ…Ｐ－型の拡散層６ｎＢの下面までの深さＤ６は、Ｐ＋型のウェル領域５の下面までの深さＤ５よりも浅い。
また、最もセル部１Ｂに近い位置に形成されるＰ型のリサーフ層６１におけるＰ－型の拡散層６１Ｂの、セル部１Ｂ側の端部は、Ｐ型のバッファ領域７と接触する、または、部分的にＰ型のバッファ領域７と重なって形成される。
一方で、Ｐ－型の拡散層６１Ｂの終端部２Ｂ側の端部は、Ｐ－型の拡散層６２Ｂ、Ｐ－型の拡散層６３Ｂ…Ｐ－型の拡散層６ｎＢのうちの少なくとも１つと接続されている。図６においては、Ｐ－型の拡散層６１Ｂの終端部２Ｂ側の端部は、Ｐ－型の拡散層６２Ｂと接続され、Ｐ－型の拡散層６２Ｂの終端部２Ｂ側の端部は、Ｐ－型の拡散層６３Ｂと接続されている。
また、Ｐ型の注入層６１Ａの幅ｗ１、Ｐ型の注入層６２Ａの幅ｗ２、Ｐ型の注入層６３Ａの幅ｗ３…Ｐ型の注入層６ｎＡの幅ｗｎは、終端部２Ｂの外縁部に近づくにつれて小さくなる。
また、層間領域の幅ｓ２、層間領域の幅ｓ３…層間領域の幅ｓｎは、終端部２Ｂの外縁部に近づくにつれて大きくなる。
また、層間領域の幅ｓ２、層間領域の幅ｓ３…層間領域の幅ｓｎと、それぞれの層間領域のセル部１Ｂから遠ざかる方向の端部に接触するＰ型の注入層６２Ａの幅ｗ２、Ｐ型の注入層６３Ａの幅ｗ３…Ｐ型の注入層６ｎＡの幅ｗｎとを、１つのセットとする場合、それぞれのセットの幅、すなわち、層間領域の幅ｓ２＋幅ｗ２、層間領域の幅ｓ３＋幅ｗ３…層間領域の幅ｓｎ＋幅ｗｎは等しい。
＜第２の実施の形態＞
本実施の形態の半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図７は、本実施の形態の半導体装置の構成の例を示す断面図である。図７に例が示されるように、本実施の形態の半導体装置は、セル部１Ｃと、セル部１Ｃを平面視において囲むインターフェイス部３Ｃと、インターフェイス部３Ｃを平面視において囲む終端部２Ｂとを備える。図７は、図５におけるＢ－Ｂ’断面図の他の例に対応する。
セル部１Ｃは、Ｎ－型の半導体基板４と、Ｎ型の半導体層１１と、Ｐ型のコレクタ層１２と、コレクタ電極と、Ｎ型の拡散層１０１と、Ｐ型のベース層１０２と、Ｐ＋＋型のコンタクト層１０３と、複数のトレンチ１４と、Ｎ＋＋型の注入層１０４と、絶縁膜１０５と、ゲート電極１０６と、エミッタ電極１０７と、エミッタ電極１０７の一部およびＰ＋＋型のコンタクト層１０３を露出させつつＮ－型の半導体基板４の上面に形成された層間絶縁膜１０８Ｃと、エミッタ電極１０７の一部、Ｐ＋＋型のコンタクト層１０３および層間絶縁膜１０８Ｃを覆って形成された電極８Ｃと、電極８Ｃを部分的に覆って形成された半絶縁膜１３Ｂと、半絶縁膜１３Ｂおよび一部の電極８Ｃを覆って形成された保護膜１１４Ｂとを備える。
また、インターフェイス部３Ｃは、Ｎ－型の半導体基板４と、Ｎ型の半導体層１１と、Ｐ型のコレクタ層１２と、Ｐ＋型のウェル領域５と、Ｐ＋型のウェル領域５の表層に形成され、かつ、セル部１Ｃにおいて電極８Ｃと接続されるＰ＋＋型のコンタクト層１０９と、Ｐ型のバッファ領域７と、Ｎ－型の半導体基板４の上面に部分的に形成された層間絶縁膜１０８Ｃと、層間絶縁膜１０８Ｃの上面に部分的に形成された酸化膜９Ｃと、表面ポリシリコンゲート配線１１０と、表面ポリシリコンゲート配線１１０と一部の酸化膜９Ｃと露出しているＰ型のバッファ領域７とを覆って形成された電極８Ｃと、電極８Ｃと酸化膜９Ｃとを覆って形成された半絶縁膜１３Ｂと、保護膜１１４Ｂとを備える。
また、終端部２Ｂは、Ｎ－型の半導体基板４と、Ｎ型の半導体層１１と、Ｐ型のコレクタ層１２と、Ｐ－型の拡散層６１Ｂと、Ｐ型の注入層６１Ａと、Ｐ－型の拡散層６２Ｂと、Ｐ型の注入層６２Ａと、Ｐ－型の拡散層６３Ｂと、Ｐ型の注入層６３Ａと、Ｐ－型の拡散層６ｎＢと、Ｐ型の注入層６ｎＡと、Ｎ＋＋型のストッパ層１１５と、Ｎ－型の半導体基板４の上面に部分的に形成された層間絶縁膜１０８Ｃと、層間絶縁膜１０８Ｃの上面に部分的に形成された酸化膜９Ｃと、Ｎ＋＋型のストッパ層１１５と一部の酸化膜９Ｃと覆って形成された電極８Ｃと、電極８Ｃおよび酸化膜９Ｃを含むＮ－型の半導体基板４の上面を覆って形成された半絶縁膜１３Ｂと、保護膜１１４Ｂとを備える。
図７に例が示されるように、本実施の形態の半導体装置では、インターフェイス部３Ｃに、セル部１Ｃを平面視において囲むＰ＋型のウェル領域５が形成される。
また、インターフェイス部３Ｃには、Ｐ＋型のウェル領域５を平面視において囲むＰ型のバッファ領域７が形成される。Ｐ型のバッファ領域７のＮ－型の半導体基板４の上面における不純物濃度は、セル部１Ｃから終端部２Ｂへ向かうにつれて小さくなる。
また、インターフェイス部３Ｃにおける電極８Ｃの終端部２Ｂ側の端部は、インターフェイス部３Ｃにおける酸化膜９Ｃの終端部２Ｂ側の端部よりも内側（すなわち、セル部１Ｃに近い位置）にある。
また、Ｐ型のバッファ領域７のセル部１Ｃ側の一部は、層間絶縁膜１０８Ｃに覆われずに露出しており、当該箇所において、Ｐ型のバッファ領域７は電極８Ｃと接続される。
また、終端部２Ｂには、電界緩和構造１０が平面視において環状に形成される。電界緩和構造１０には、セル部１Ｃとインターフェイス部３Ｃとを平面視において囲むＰ型の不純物を含有する複数のリサーフ層が形成される。
ここで、Ｐ－型の拡散層６１Ｂ、Ｐ－型の拡散層６２Ｂ、Ｐ－型の拡散層６３Ｂ…Ｐ－型の拡散層６ｎＢの不純物濃度は、Ｐ型の注入層６１Ａ、Ｐ型の注入層６２Ａ、Ｐ型の注入層６３Ａ…Ｐ型の注入層６ｎＡの不純物濃度よりも低い。
また、最もセル部１Ｃに近い位置に形成されるＰ型のリサーフ層６１におけるＰ－型の拡散層６１Ｂの、セル部１Ｃ側の端部は、Ｐ型のバッファ領域７と接触する、または、部分的にＰ型のバッファ領域７と重なって形成される。
一方で、Ｐ－型の拡散層６１Ｂの終端部２Ｂ側の端部は、Ｐ－型の拡散層６２Ｂ、Ｐ－型の拡散層６３Ｂ…Ｐ－型の拡散層６ｎＢのうちの少なくとも１つと接続されている。図７においては、Ｐ－型の拡散層６１Ｂの終端部２Ｂ側の端部は、Ｐ－型の拡散層６２Ｂと接続され、Ｐ－型の拡散層６２Ｂの終端部２Ｂ側の端部は、Ｐ－型の拡散層６３Ｂと接続されている。
また、Ｐ型の注入層６１Ａの幅ｗ１、Ｐ型の注入層６２Ａの幅ｗ２、Ｐ型の注入層６３Ａの幅ｗ３…Ｐ型の注入層６ｎＡの幅ｗｎは、終端部２Ｂの外縁部に近づくにつれて小さくなる。
また、層間領域の幅ｓ２、層間領域の幅ｓ３…層間領域の幅ｓｎは、終端部２Ｂの外縁部に近づくにつれて大きくなる。
また、層間領域の幅ｓ２、層間領域の幅ｓ３…層間領域の幅ｓｎと、それぞれの層間領域のセル部１Ｃから遠ざかる方向の端部に接触するＰ型の注入層６２Ａの幅ｗ２、Ｐ型の注入層６３Ａの幅ｗ３…Ｐ型の注入層６ｎＡの幅ｗｎとを、１つのセットとする場合、それぞれのセットの幅、すなわち、層間領域の幅ｓ２＋幅ｗ２、層間領域の幅ｓ３＋幅ｗ３…層間領域の幅ｓｎ＋幅ｗｎは等しい。
＜第３の実施の形態＞
本実施の形態の半導体装置、および、半導体装置の製造方法について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図８は、本実施の形態の半導体装置の構成の例を示す断面図である。図８に例が示されるように、本実施の形態の半導体装置は、セル部１Ｄと、セル部１Ｄを平面視において囲むインターフェイス部３Ｄと、インターフェイス部３Ｄを平面視において囲む終端部２Ｄとを備える。図８は、図５におけるＢ－Ｂ’断面図の他の例に対応する。
セル部１Ｄは、Ｎ－型の半導体基板４と、Ｎ型の半導体層１１と、Ｎ型の半導体層１１の下面に形成されたＰ型のコレクタ層１２Ｄと、コレクタ電極と、Ｎ型の拡散層１０１と、Ｐ型のベース層１０２と、Ｐ＋＋型のコンタクト層１０３と、複数のトレンチ１４と、Ｎ＋＋型の注入層１０４と、絶縁膜１０５と、ゲート電極１０６と、エミッタ電極１０７と、層間絶縁膜１０８Ｂと、電極８Ｂと、半絶縁膜１３Ｂと、保護膜１１４Ｂとを備える。なお、Ｐ型のコレクタ層１２Ｄは、セル部１Ｄにおいてのみ形成される。
また、インターフェイス部３Ｄは、Ｎ－型の半導体基板４と、Ｎ型の半導体層１１と、Ｐ＋型のウェル領域５と、Ｐ＋型のウェル領域５の表層に形成され、かつ、セル部１Ｄにおいて電極８Ｂと接続されるＰ＋＋型のコンタクト層１０９と、Ｐ型のバッファ領域７と、Ｎ－型の半導体基板４の上面に形成された層間絶縁膜１０８Ｂと、酸化膜９Ｂと、表面ポリシリコンゲート配線１１０と、電極８Ｂと、半絶縁膜１３Ｂと、保護膜１１４Ｂとを備える。
また、終端部２Ｄは、Ｎ－型の半導体基板４と、Ｎ型の半導体層１１と、Ｐ－型の拡散層６１Ｂと、Ｐ型の注入層６１Ａと、Ｐ－型の拡散層６２Ｂと、Ｐ型の注入層６２Ａと、Ｐ－型の拡散層６３Ｂと、Ｐ型の注入層６３Ａと、Ｐ－型の拡散層６ｎＢと、Ｐ型の注入層６ｎＡと、Ｎ＋＋型のストッパ層１１５と、層間絶縁膜１０８Ｂと、酸化膜９Ｂと、電極８Ｂと、半絶縁膜１３Ｂと、保護膜１１４Ｂとを備える。
＜それぞれの構成の濃度分布について＞
図９は、図６に示された構成、図７に示された構成、図２に示された構成および図１に示された構成それぞれにおける、Ｃ－Ｃ’断面での濃度分布を示す図である。図９において、縦軸はＣ－Ｃ’断面における濃度分布を示し、横軸はセル部から終端部へ向かう座標上の位置を示す。また、図９において、図６に示された構成の濃度分布および図７に示された構成の濃度分布は実線で示され、図２に示された構成の濃度分布は太線で示され、図１に示された構成の濃度分布は点線で示される。また、比較のため、図６に示された構成、図７に示された構成および図２に示された構成では、同様の電界緩和構造１０が用いられていることを前提とする。
＜等価回路について＞
ここで、半導体装置としてのＩＧＢＴの静耐圧印加中の等価回路を示す。図１０は、ＩＧＢＴの静耐圧印加中の等価回路を示す図である。
図１０に示されるように、静耐圧印加中においては、ＩＧＢＴのエミッタ端子とＩＧＢＴのゲート端子とが短絡（すなわち、ショート）している状態となる。また、ＩＧＢＴのエミッタ端子およびＩＧＢＴのゲート端子が、グラウンドに接続される。一方で、ＩＧＢＴのコレクタ端子は、正電源電圧に接続される。
次に、半導体装置としてのＩＧＢＴのスイッチングモードの等価回路を示す。図１１は、ＩＧＢＴのスイッチングモードの等価回路を示す図である。なお、図１１において、正電源電圧は１８００Ｖとし、温度は４２３Ｋとし、ゲート電圧は±１５Ｖとし、回路寄生インダクタンスＬｓは２．４７μＨとする。
図１１に示されるように、スイッチングモードにおいては、ＩＧＢＴのエミッタ端子はグラウンドに接続され、ＩＧＢＴのゲート端子は、ゲート抵抗Ｒｇを介してゲート電圧に接続される。
一方で、ＩＧＢＴのコレクタ端子は、回路寄生インダクタンスＬｓおよび負荷インダクタンスＬｍを介して、正電源電圧に接続される。
＜それぞれの構成の電界分布について＞
図１２は、図６に示された構成、図７に示された構成、図２に示された構成および図１に示された構成それぞれのＣ－Ｃ’断面における、最適なリサーフ注入量の条件下での電界分布を示す図である。図１２において、縦軸はＣ－Ｃ’断面における電界分布［Ｖ／ｃｍ］を示し、横軸はセル部から終端部へ向かう座標上の位置を示す。また、図１２において、図６に示された構成の電界分布および図７に示された構成の電界分布は点線で示され、図２に示された構成の電界分布は実線で示され、図１に示された構成の電界分布は太線で示される。
また、図１２におけるＡ点は、それぞれの構成におけるＰ＋型のウェル領域の終端部側の端部に対応し、図１２におけるＢ点は、それぞれの構成におけるＰ－型の拡散層６１Ｂの終端部側の端部に対応する。
図１２に示されるように、図１に示された構成には、Ｐ＋型のウェル領域５の終端部２側の端部と、リサーフ層６の終端部２側の端部とに電界が集中する。
一方で、図６に示された構成、図７に示された構成および図２に示された構成では、電界緩和構造１０における複数のリサーフ層（すなわち、Ｐ型のリサーフ層６１、Ｐ型のリサーフ層６２、Ｐ型のリサーフ層６３…Ｐ型のリサーフ層６ｎ）が形成されているため、Ｐ＋型のウェル領域の終端部側の端部に電界が集中することを抑制することができている。
ここで、図２に示された構成の場合には、Ｉｃ（ｂｒｅａｋ）の低下を防止するために、リサーフ注入量を許容範囲の上限近くまで高める必要がある。そうすると、終端部２Ａの外縁部付近の電界が高くなってしまう。すなわち、リサーフ注入量を高めることによって、半導体装置の静耐圧が不安定になる場合がある。
一方で、図６に示された構成および図７に示された構成では、Ｐ＋型のウェル領域５とＰ型の注入層６１Ａとの間にＰ型のバッファ領域７が形成されることによって、リサーフ注入量の許容範囲の下限を下げることができる。そのため、図２に示された構成の場合よりも、台形状に近い理想的な電界分布を実現することができる。すなわち、Ｉｃ（ｂｒｅａｋ）の低下を防止しつつも、リサーフ注入量を高める必要がないため、半導体装置の静耐圧の安定性を維持することができる。
＜それぞれの構成における、リサーフ注入量のマージンについて＞
図１３は、図６に示された構成、図７に示された構成、図２に示された構成および図１に示された構成それぞれの、ＢＶおよびＩｃ（ｂｒｅａｋ）に対するリサーフ注入量の依存性を示す図である。図１３において、左の縦軸はＢＶ（目標の静耐圧で規格化された電圧）を示し、右の縦軸はＩｃ（ｂｒｅａｋ）（最大Ｉｃ（ｂｒｅａｋ）で規格化された電流）を示し、横軸はリサーフ注入量を示す。また、図１３において、図６に示された構成および図７に示された構成のＢＶに対する注入量依存性は三角印で結ばれる実線で示され、図６に示された構成および図７に示された構成のＩｃ（ｂｒｅａｋ）に対する注入量依存性は三角印で結ばれる点線で示され、図２に示された構成のＢＶに対する注入量依存性は丸印で結ばれる実線で示され、図２に示された構成のＩｃ（ｂｒｅａｋ）に対する注入量依存性は丸印で結ばれる点線で示され、図１に示された構成のＢＶに対する注入量依存性は四角印で結ばれる実線で示され、図１に示された構成のＩｃ（ｂｒｅａｋ）に対する注入量依存性は四角印で結ばれる点線で示される。
そして、ＢＶおよびＩｃ（ｂｒｅａｋ）に対する規格化された値がともに１よりも上方となる範囲が、それぞれの構成におけるリサーフ注入量の許容範囲（プロセスマージン）となる。
図１３に例が示されるように、図１に示された構成のプロセスマージンが最も狭い。一方で、図２に示された構成と、図６に示された構成と、図７に示された構成とは、同様の電界緩和構造１０を有するため、ＢＶに対するリサーフ注入量の依存性は同様となる。
ただし、図６に示された構成および図７に示された構成では、リサーフ注入量が比較的低い領域で、Ｉｃ（ｂｒｅａｋ）に対する値の低下は見られなかった。したがって、図６に示された構成および図７に示された構成では、リサーフ注入量の許容範囲の下限が、図２に示された構成よりも下げることができており、広いリサーフ注入量のプロセスマージンを実現することができている。
図１３においては、図１に示された構成のプロセスマージンＭ１と、図２に示された構成のプロセスマージンＭ２と、図６に示された構成および図７に示された構成のプロセスマージンＭ３とがそれぞれ示されている。また、それぞれのプロセスマージンにおけるリサーフ注入量の最適値Ｏ１、最適値Ｏ２、最適値Ｏ３も併せて示されている。
＜それぞれの構成のピーク温度および電界分布について＞
図１４は、ターンオフ遮断動作中の、図６に示された構成、図７に示された構成および図２に示された構成に示された構成それぞれのＦ－Ｆ’断面における、ピーク温度と電界分布とを示す図である。図１４において、左の縦軸は温度を示し、右の縦軸はＦ－Ｆ’断面における電界分布［Ｖ／ｃｍ］を示し、横軸はセル部から終端部へ向かう座標上の位置を示す。また、図１４において、図６に示された構成のピーク温度および電界分布は実線で示され、図７に示された構成のピーク温度および電界分布は点線で示され、図２に示された構成のピーク温度および電界分布は太線で示される。
図１４に例が示されるように、図６に示された構成および図７に示された構成では、図２に示された構成に比べて、インターフェイス部と終端部との境界におけるピーク温度、および、インターフェイス部と終端部との境界における電界強度がともに抑制されている。
図６に示された構成および図７に示された構成に設けられるＰ型のバッファ領域７の、Ｎ－型の半導体基板４の上面における不純物濃度は、セル部から終端部へ向かうにつれて小さくなる。そして、Ｐ型のバッファ領域７のセル部側の端部とＰ＋型のウェル領域５の終端部側の端部とが接続されているため、Ｐ＋型のウェル領域５とＰ型のバッファ領域７とを、１つの端部の曲率が大きいＰＮ接合とみなすことができる。
ＰＮ接合の端部の曲率が大きいことによって、当該箇所の電界集中を抑えることができる。そして、電界集中が緩和されると、衝突電離（インパクトイオン化）によって生じる電流を低減することができるため、当該箇所における電流密度が低くなる。
その結果、インターフェイス部と終端部との境界における電流集中に起因する発熱を抑えることができるため、当該箇所における熱破壊を抑制し、ターンオフ遮断能力を向上させることができる。
また、図１４において、図６に示された構成では、図７に示された構成とは異なり、Ｐ型のバッファ領域７のセル部側の一部は、上層の電極とは接続されていない。
ターンオフ遮断動作中には、インターフェイス部のＮ－型の半導体基板４の表層において電流が流れている。したがって、Ｐ＋型のウェル領域５とＰ型のバッファ領域７とが、等価回路上で抵抗としても動作している。
この場合、図６に示された構成では、Ｐ型のバッファ領域７と上層の電極との間にコンタクトがないため、当該箇所にコンタクトを有する図７に示された構成よりも電流経路が長くなる。よって、図６に示された構成では、高い抵抗成分を有することとなる。
抵抗成分が高くなると、当該箇所における電圧分担が大きくなり、その分、インターフェイス部と終端部との境界における電圧分担が小さくなる。その結果、インターフェイス部と終端部との境界における電界強度およびインパクトイオン化に起因する電流が低減されるため、当該箇所における発熱を抑えることができる。
ここで、図８に示された構成では、インターフェイス部３Ｄおよび終端部２Ｄにおいてコレクタ層１２Ｄが形成されていない。このような構成であることによって、インターフェイス部３Ｄおよび終端部２Ｄからの電流を抑制することができる。
その結果、インターフェイス部３Ｄと終端部２Ｄとの境界部分において流れる電流が小さくなり、発熱を抑制することができる。よって、ターンオフ遮断能力を向上させることができる。
また、上記の電界緩和構造１０において、静耐圧印加中に台形状に近い理想な電界分布を実現するために、Ｐ型の注入層６１Ａ、Ｐ型の注入層６２Ａ、Ｐ型の注入層６３Ａ…Ｐ型の注入層６ｎＡの表面濃度ＮＣ６［ｃｍ－３］と、Ｐ＋型のウェル領域５の表面濃度ＮＣ５［ｃｍ－３］とは、以下の式（１）を満たす。
Figure 0007061948000001
また、上記の電界緩和構造１０において、静耐圧印加中に台形状に近い理想な電界分布を実現するために、Ｐ型の注入層６１Ａ、Ｐ型の注入層６２Ａ、Ｐ型の注入層６３Ａ…Ｐ型の注入層６ｎＡの下面が形成される深さＤ６［μｍ］と、Ｐ＋型のウェル領域５の下面が形成される深さＤ５［μｍ］とは、以下の式（２）を満たす。
Figure 0007061948000002
式（１）において、ＮＣ６［ｃｍ－３］が上記の範囲を超えると、電界分布が電界緩和構造１０のセル部側または終端部側に集中する。
また、式（２）において、Ｄ５［μｍ］とＤ６［μｍ］との差が上記の条件を満たさない場合は、Ｐ型のバッファ領域７を備えることに起因するＰＮ接合端部の曲率拡大の効果が小さくなってしまうため、電界集中の抑制効果が小さくなる。
また、Ｐ型のバッファ領域７を備えることに起因するＰＮ接合端部の曲率拡大の効果を得る場合、Ｐ型のバッファ領域７の幅Ｗ７［μｍ］と、Ｐ型の注入層６１Ａ、Ｐ型の注入層６２Ａ、Ｐ型の注入層６３Ａ…Ｐ型の注入層６ｎＡの表面濃度ＮＣ６［ｃｍ－３］と、Ｐ＋型のウェル領域５の表面濃度ＮＣ５［ｃｍ－３］と、不純物の熱拡散係数ｃとが、以下の式（３）の関係を満たす。
Figure 0007061948000003
＜それぞれの構成の製造方法について＞
図１５および図１６は、Ｐ型のバッファ領域７の製造方法を簡易的に示す断面図である。
図１５に例が示されるように、写真製版において、注入マスク１０００に注入窓の幅と注入窓間の間隔とが異なるパターンを形成する。そうすることによって、Ｎ－型の半導体基板４の表層において、不純物の注入量が高い領域と、不純物の注入量が低い領域とを同時形成することができる。
なお、ストライプパターンの注入窓もドットパターンの注入窓も、上記と同様に注入マスク１０００に形成可能である。
また、図１６に例が示されるように、ドライブインプロセスにおいて、Ｎ－型の半導体基板４の上面に形成された不純物層１００１の不純物が深さ方向と横方向とに拡散することによって、連続的に濃度が変化する拡散領域１００２を形成することができる。
図１７は、図６に示された構成におけるＰ＋型のウェル領域５、Ｐ型のバッファ領域７および電界緩和構造１０の態様が異なる構成の例を示す断面図である。なお、図１７においては、断面図に対応させて、Ｐ＋型のウェル領域５Ｅ、Ｐ型のバッファ領域７Ｅおよび電界緩和構造１０Ｅの平面視における形状も示される。この際、断面図においては図６に示された構成におけるＰ＋型のウェル領域５、Ｐ型のバッファ領域７およびＰ型のリサーフ層６１、Ｐ型のリサーフ層６２、Ｐ型のリサーフ層６３…Ｐ型のリサーフ層６ｎが示されているが、これらは、Ｐ＋型のウェル領域５Ｅ、Ｐ型のバッファ領域７Ｅおよび電界緩和構造１０Ｅの配置の対応関係を明確にするために示されるものであり、実際には、当該箇所においては、Ｐ＋型のウェル領域５Ｅ、Ｐ型のバッファ領域７Ｅおよび電界緩和構造１０Ｅに対応する形状の層構造が形成される。
図１７に例が示されるように、平面視において、Ｐ＋型のウェル領域５Ｅ、Ｐ型のバッファ領域７Ｅおよび電界緩和構造１０Ｅは、それぞれの全部または一部が、ストライプパターンである。
図１８は、図６に示された構成におけるＰ＋型のウェル領域５、Ｐ型のバッファ領域７および電界緩和構造１０の態様が異なる構成の例を示す断面図である。なお、図１８においては、断面図に対応させて、Ｐ＋型のウェル領域５、Ｐ型のバッファ領域７および電界緩和構造１０の平面視における形状も示される。この際、断面図においては図６に示された構成におけるＰ＋型のウェル領域５、Ｐ型のバッファ領域７およびＰ型のリサーフ層６１、Ｐ型のリサーフ層６２、Ｐ型のリサーフ層６３…Ｐ型のリサーフ層６ｎが示されているが、これらは、Ｐ＋型のウェル領域５Ｆ、Ｐ型のバッファ領域７Ｆおよび電界緩和構造１０Ｆの配置の対応関係を明確にするために示されるものであり、実際には、当該箇所においては、Ｐ＋型のウェル領域５Ｆ、Ｐ型のバッファ領域７Ｆおよび電界緩和構造１０Ｆに対応する形状の層構造が形成される。
図１８に例が示されるように、平面視において、Ｐ＋型のウェル領域５Ｆ、Ｐ型のバッファ領域７Ｆおよび電界緩和構造１０Ｆは、それぞれの全部または一部が、ドットパターンである。なお、ここでは、ドットの形状の一例として正方形のドットが示されている。
図１９は、図６に示された構成における層間絶縁膜１０８Ｂおよび酸化膜９Ｂの態様が異なる構成の例を示す断面図である。
図１９に例が示されるように、層間絶縁膜１０８Ｇおよび酸化膜９Ｇは、終端部２Ｇにおいて、Ｎ－型の半導体基板４の上面に全面的に形成されている。
図２０は、図６に示された構成における電極８Ｂの態様が異なる構成の例を示す断面図である。
図２０に例が示されるように、電極８Ｈは、セル部１Ｂに形成される部分とインターフェイス部３Ｂに形成される部分とが連続している。そのため、インターフェイス部３Ｈに形成される電極８Ｈが、直接、セル部１ＨにおけるＮ＋＋型の注入層１０４に接続される。
＜以上に記載された実施の形態によって生じる効果について＞
次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
以上に記載された実施の形態によれば、半導体装置は、Ｎ－型（第１の導電型）の半導体基板４と、Ｐ＋型（第２の導電型）のウェル領域５と、Ｐ型（第２の導電型）のバッファ領域７と、絶縁膜と、電極８Ｂと、第２の導電型の電界緩和構造１０とを備える。ここで、絶縁膜は、たとえば、層間絶縁膜１０８Ｂおよび酸化膜９Ｂのうちの少なくとも１つに対応するものである。ウェル領域５は、活性領域を平面視において囲む。ここで、活性領域とは、半導体基板４の表層において素子構造が形成される領域である。また、ウェル領域５は、半導体基板４の表層に形成される。バッファ領域７は、ウェル領域５を平面視において囲む。また、バッファ領域７は、半導体基板４の表層に形成される。絶縁膜は、ウェル領域５の上面およびバッファ領域７の上面に形成される。電極８Ｂは、酸化膜９Ｂの上面に形成される。電界緩和構造１０は、バッファ領域７を平面視において囲む。また、電界緩和構造１０は、半導体基板４の表層に形成される。ここで、バッファ領域７は、ウェル領域５と接触して形成される。また、バッファ領域７の不純物濃度は、活性領域から離れるにつれて小さくなる。また、電極８Ｂの活性領域から遠い側の端部（すなわち、終端部２Ｂ側の端部）は、バッファ領域７の活性領域から遠い側の端部（すなわち、終端部２Ｂ側の端部）よりも活性領域に近い箇所（すなわち、セル部１Ｂ側）に位置する。また、電界緩和構造１０は、第２の導電型の複数のリサーフ層６１、リサーフ層６２、リサーフ層６３…リサーフ層６ｎを備える。複数のリサーフ層６１、リサーフ層６２、リサーフ層６３…リサーフ層６ｎは、それぞれがバッファ領域７を平面視において囲む。また、複数のリサーフ層６１、リサーフ層６２、リサーフ層６３…リサーフ層６ｎは、半導体基板４の表層に形成される。また、活性領域に最も近いリサーフ層６１は、バッファ領域７に接触する。また、活性領域に近い方から少なくとも２つのリサーフ層６１およびリサーフ層６２は、互いに接触する。
このような構成によれば、静耐圧印加中における電界の集中を抑制することに加えて、ターンオフ遮断動作中のインターフェイス部３Ｂと終端部２Ｂとの境界における電界の集中も抑制することができるため、Ｉｃ（ｂｒｅａｋ）の低下を防止しつつ、リサーフ注入量の静耐圧に対する依存性を緩和することによってプロセスマージンを拡大させることができる。よって、半導体装置の静耐圧の安定性を維持することができる。
なお、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
また、以上に記載された実施の形態によれば、それぞれのリサーフ層は、Ｐ－型（第２の導電型）の拡散層と、Ｐ型（第２の導電型）の注入層とを備える。たとえば、リサーフ層６１は、拡散層６１Ｂと、注入層６１Ａとを備える。ここで、拡散層６１Ｂ、拡散層６２Ｂ、拡散層６３Ｂ…拡散層６ｎＢは、バッファ領域７を平面視において囲む。また、拡散層６１Ｂ、拡散層６２Ｂ、拡散層６３Ｂ…拡散層６ｎＢは、半導体基板４の表層に形成される。注入層６１Ａ、注入層６２Ａ、注入層６３Ａ…注入層６ｎＡは、対応する拡散層６１Ｂ、拡散層６２Ｂ、拡散層６３Ｂ…拡散層６ｎＢの表層に形成される。また、注入層６１Ａ、注入層６２Ａ、注入層６３Ａ…注入層６ｎＡは、対応する拡散層６１Ｂ、拡散層６２Ｂ、拡散層６３Ｂ…拡散層６ｎＢよりも不純物濃度が高い。また、活性領域に最も近いリサーフ層６１の拡散層６１Ｂは、バッファ領域７に接触する。また、活性領域に近い方から少なくとも２つのリサーフ層６１の拡散層６１Ｂおよびリサーフ層６２の拡散層６２Ｂは、互いに接触する。また、注入層６１Ａ、注入層６２Ａ、注入層６３Ａ…注入層６ｎＡ間の領域である層間領域の幅ｓ２、幅ｓ３…幅ｓｎは、層間領域の位置が活性領域から離れるにつれて大きくなる。また、活性領域に最も近いリサーフ層６１を除く複数のリサーフ層６２の注入層６２Ａの幅ｗ２、リサーフ層６３の注入層６３Ａの幅ｗ３…リサーフ層６ｎの注入層６ｎＡの幅ｗｎは、対応する注入層６２Ａの位置、注入層６３Ａの位置…注入層６ｎＡの位置が活性領域から離れるにつれて小さくなる。また、それぞれの層間領域の幅ｓ２、幅ｓ３…幅ｓｎと、層間領域の活性領域から遠い側の端部（すなわち、終端部側の端部）に接触する対応する注入層６２Ａの幅ｗ２、注入層６３Ａの幅ｗ３…注入層６ｎＡの幅ｗｎと合わせたセットの長さが、すべてのセットで等しい。このような構成によれば、注入層６１Ａ、注入層６２Ａ、注入層６３Ａ…注入層６ｎＡおよび拡散層６１Ｂ、拡散層６２Ｂ、拡散層６３Ｂ…拡散層６ｎＢを形成する際に、比較的高い静耐圧を有する半導体装置を実現可能なリサーフ注入量のマージンを比較的広くすることができる。これによって、製造プロセスのばらつきによる影響を受けにくく、比較的高い歩留まりで半導体装置を製造することができる。また、高耐圧性、製造プロセスのばらつきに対するロバスト性、および、半導体装置の動作環境に対するロバスト性のいずれにも優れる半導体装置を実現することができる。
また、以上に記載された実施の形態によれば、層間絶縁膜１０８Ｃおよび酸化膜９Ｃは、バッファ領域７の上面において部分的に形成される。すなわち、バッファ領域７の上面は、一部が、層間絶縁膜１０８Ｃおよび酸化膜９Ｃによって覆われずに露出する。そして、バッファ領域７は、電極８Ｃと接続される。このような構成によれば、静耐圧印加中における電界の集中を抑制することに加えて、ターンオフ遮断動作中のインターフェイス部３Ｃと終端部２Ｂとの境界における電界の集中も抑制することができるため、Ｉｃ（ｂｒｅａｋ）の低下を防止しつつ、リサーフ注入量の静耐圧に対する依存性を緩和することによってプロセスマージンを拡大させることができる。よって、半導体装置の静耐圧の安定性を維持することができる。
また、以上に記載された実施の形態によれば、注入層６１Ａ、注入層６２Ａ、注入層６３Ａ…注入層６ｎＡの不純物濃度をＮＣ６［ｃｍ－３］とし、ウェル領域５の不純物濃度をＮＣ５［ｃｍ－３］とする場合、以下の関係を満たす。
Figure 0007061948000004
このような構成によれば、静耐圧印加中に台形状に近い理想な電界分布を実現することができる。
また、以上に記載された実施の形態によれば、注入層６１Ａ、注入層６２Ａ、注入層６３Ａ…注入層６ｎＡの下面が形成される深さをＤ６［μｍ］とし、ウェル領域５の下面が形成される深さをＤ５［μｍ］とする場合、以下の関係を満たす。
Figure 0007061948000005
このような構成によれば、静耐圧印加中に台形状に近い理想な電界分布を実現することができる。
また、以上に記載された実施の形態によれば、バッファ領域７の幅をＷ７［μｍ］とし、注入層６１Ａ，６２Ａ，６３Ａ，…６ｎＡの不純物濃度をＮＣ６［ｃｍ－３］とし、ウェル領域５の不純物濃度をＮＣ５［ｃｍ－３］とし、不純物の熱拡散係数をｃとする場合、以下の関係を満たす。
Figure 0007061948000006
このような構成によれば、Ｐ型のバッファ領域７を備えることに起因するＰＮ接合端部の曲率拡大の効果を得ることができる。
また、以上に記載された実施の形態によれば、半導体装置は、Ｎ型（第１の導電型）の半導体層１１と、Ｐ型（第２の導電型）のコレクタ層１２Ｄとを備える。ここで、半導体層１１は、半導体基板４の下面に形成される。また、コレクタ層１２Ｄは、半導体層１１の下面に形成される。また、コレクタ層１２Ｄは、平面視において活性領域（すなわち、セル部１Ｄ）と重なる領域にのみ形成される。このような構成によれば、インターフェイス部３Ｄおよび終端部２Ｄからの電流を抑制することができる。
以上に記載された実施の形態によれば、半導体装置の製造方法において、Ｎ－型（第１の導電型）の半導体基板４の表層において活性領域を平面視において囲むＰ＋型（第２の導電型）のウェル領域５を、半導体基板４の表層に形成する。そして、ウェル領域５を平面視において囲むＰ型（第２の導電型）のバッファ領域７を、半導体基板４の表層に形成する。そして、ウェル領域５の上面およびバッファ領域７の上面に、層間絶縁膜１０８Ｂおよび酸化膜９Ｂを形成する。そして、酸化膜９Ｂの上面に、電極８Ｂを形成する。そして、バッファ領域７を平面視において囲む第２の導電型の電界緩和構造１０を、半導体基板４の表層に形成する。ここで、バッファ領域７は、ウェル領域５と接触して形成される。また、バッファ領域７の不純物濃度は、活性領域から離れるにつれて小さくなる。また、電極８Ｂの活性領域から遠い側の端部（すなわち、終端部２Ｂ側の端部）は、バッファ領域７の活性領域から遠い側の端部（すなわち、終端部２Ｂ側の端部）よりも活性領域に近い箇所（すなわち、セル部１Ｂ側）に位置する。また、電界緩和構造１０は、それぞれがバッファ領域７を平面視において囲み、かつ、半導体基板４の表層に形成される、第２の導電型の複数のリサーフ層６１、リサーフ層６２、リサーフ層６３…リサーフ層６ｎを備える。そして、活性領域に最も近いリサーフ層６１は、バッファ領域７に接触する。また、活性領域に近い方から少なくとも２つのリサーフ層６１およびリサーフ層６２は、互いに接触する。
このような構成によれば、静耐圧印加中における電界の集中を抑制することに加えて、ターンオフ遮断動作中のインターフェイス部３Ｂと終端部２Ｂとの境界における電界の集中も抑制することができるため、Ｉｃ（ｂｒｅａｋ）の低下を防止しつつ、リサーフ注入量の静耐圧に対する依存性を緩和することによってプロセスマージンを拡大させることができる。よって、半導体装置の静耐圧の安定性を維持することができる。
なお、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
また、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。
＜以上に記載された実施の形態における変形例について＞
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、本願明細書に記載されたものに限られることはないものとする。
したがって、例が示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
また、本願明細書における説明は、本技術に関連するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
１，１Ｂ，１Ｃ，１Ｄ，１Ｈ セル部、２，２Ａ，２Ｂ，２Ｄ，２Ｇ 終端部、３，３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｈ インターフェイス部、４ 半導体基板、５，５Ａ，５Ｅ，５Ｆ ウェル領域、６，６１，６２，６３，…６ｎ リサーフ層、６１Ａ，６２Ａ，６３Ａ，…６ｎＡ，１０４ 注入層、６１Ｂ，６２Ｂ，６３Ｂ，…６ｎＢ，１０１ 拡散層、７，７Ｅ，７Ｆ バッファ領域、８，８Ａ，８Ｂ，８Ｃ，８Ｈ 電極、９，９Ｂ，９Ｃ，９Ｇ 酸化膜、１０，１０Ｅ，１０Ｆ 電界緩和構造、１１ 半導体層、１２，１２Ｄ コレクタ層、１３，１３Ｂ 半絶縁膜、１４ トレンチ、１０２ ベース層、１０３，１０９ コンタクト層、１０５ 絶縁膜、１０６ ゲート電極、１０７ エミッタ電極、１０８，１０８Ｂ，１０８Ｃ，１０８Ｇ 層間絶縁膜、１１０ 表面ポリシリコンゲート配線、１１４，１１４Ｂ 保護膜、１１５ ストッパ層、１０００ 注入マスク、１００１ 不純物層、１００２ 拡散領域。

Claims (7)

  1. 第１の導電型の半導体基板と、
    前記半導体基板の表層において素子構造が形成される領域である活性領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型のウェル領域と、
    前記ウェル領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型のバッファ領域と、
    前記ウェル領域の上面および前記バッファ領域の上面に形成される絶縁膜と、
    前記絶縁膜の上面に形成される電極と、
    前記バッファ領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型の電界緩和構造とを備え、
    前記バッファ領域は、前記ウェル領域と接触して形成され、
    前記バッファ領域の不純物濃度は、前記活性領域から離れるにつれて小さくなり、
    前記電極の前記活性領域から遠い側の端部は、前記バッファ領域の前記活性領域から遠い側の端部よりも前記活性領域に近い箇所に位置し、
    前記電界緩和構造は、それぞれが前記バッファ領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型の複数のリサーフ層を備え、
    前記活性領域に最も近い前記リサーフ層は、前記バッファ領域に接触し、
    前記活性領域に近い方から少なくとも２つの前記リサーフ層同士は、互いに接触し、
    前記絶縁膜は、前記バッファ領域の上面において部分的に形成され、
    前記バッファ領域は、前記電極と接続される、
    半導体装置。
  2. それぞれの前記リサーフ層は、
    前記バッファ領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型の拡散層と、
    前記拡散層の表層に形成され、かつ、前記拡散層よりも不純物濃度が高い、第２の導電型の注入層とを備え、
    前記活性領域に最も近い前記リサーフ層の前記拡散層は、前記バッファ領域に接触し、
    前記活性領域に近い方から少なくとも２つの前記リサーフ層の前記拡散層同士は、互いに接触し、
    前記注入層同士の間の領域である層間領域の幅は、前記層間領域の位置が前記活性領域から離れるにつれて大きくなり、
    前記活性領域に最も近い前記リサーフ層を除く複数の前記リサーフ層の前記注入層の幅は、前記注入層の位置が前記活性領域から離れるにつれて小さくなり、
    それぞれの前記層間領域の幅と、前記層間領域の前記活性領域から遠い側の端部に接触する対応する前記注入層の幅と合わせたセットの長さが、すべての前記セットで等しい、
    請求項１に記載の半導体装置。
  3. 第１の導電型の半導体基板と、
    前記半導体基板の表層において素子構造が形成される領域である活性領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型のウェル領域と、
    前記ウェル領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型のバッファ領域と、
    前記ウェル領域の上面および前記バッファ領域の上面に形成される絶縁膜と、
    前記絶縁膜の上面に形成される電極と、
    前記バッファ領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型の電界緩和構造とを備え、
    前記バッファ領域は、前記ウェル領域と接触して形成され、
    前記バッファ領域の不純物濃度は、前記活性領域から離れるにつれて小さくなり、
    前記電極の前記活性領域から遠い側の端部は、前記バッファ領域の前記活性領域から遠い側の端部よりも前記活性領域に近い箇所に位置し、
    前記電界緩和構造は、それぞれが前記バッファ領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型の複数のリサーフ層を備え、
    前記活性領域に最も近い前記リサーフ層は、前記バッファ領域に接触し、
    前記活性領域に近い方から少なくとも２つの前記リサーフ層同士は、互いに接触し、
    それぞれの前記リサーフ層は、
    前記バッファ領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型の拡散層と、
    前記拡散層の表層に形成され、かつ、前記拡散層よりも不純物濃度が高い、第２の導電型の注入層とを備え、
    前記活性領域に最も近い前記リサーフ層の前記拡散層は、前記バッファ領域に接触し、
    前記活性領域に近い方から少なくとも２つの前記リサーフ層の前記拡散層同士は、互いに接触し、
    前記注入層同士の間の領域である層間領域の幅は、前記層間領域の位置が前記活性領域から離れるにつれて大きくなり、
    前記活性領域に最も近い前記リサーフ層を除く複数の前記リサーフ層の前記注入層の幅は、前記注入層の位置が前記活性領域から離れるにつれて小さくなり、
    それぞれの前記層間領域の幅と、前記層間領域の前記活性領域から遠い側の端部に接触する対応する前記注入層の幅と合わせたセットの長さが、すべての前記セットで等しく、
    前記注入層の不純物濃度をＮＣ６［ｃｍ－３］とし、前記ウェル領域の不純物濃度をＮＣ５［ｃｍ－３］とする場合、以下の関係を満たす、
    Figure 0007061948000007
     半導体装置。
  4. 第１の導電型の半導体基板と、
    前記半導体基板の表層において素子構造が形成される領域である活性領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型のウェル領域と、
    前記ウェル領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型のバッファ領域と、
    前記ウェル領域の上面および前記バッファ領域の上面に形成される絶縁膜と、
    前記絶縁膜の上面に形成される電極と、
    前記バッファ領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型の電界緩和構造とを備え、
    前記バッファ領域は、前記ウェル領域と接触して形成され、
    前記バッファ領域の不純物濃度は、前記活性領域から離れるにつれて小さくなり、
    前記電極の前記活性領域から遠い側の端部は、前記バッファ領域の前記活性領域から遠い側の端部よりも前記活性領域に近い箇所に位置し、
    前記電界緩和構造は、それぞれが前記バッファ領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型の複数のリサーフ層を備え、
    前記活性領域に最も近い前記リサーフ層は、前記バッファ領域に接触し、
    前記活性領域に近い方から少なくとも２つの前記リサーフ層同士は、互いに接触し、
    それぞれの前記リサーフ層は、
    前記バッファ領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型の拡散層と、
    前記拡散層の表層に形成され、かつ、前記拡散層よりも不純物濃度が高い、第２の導電型の注入層とを備え、
    前記活性領域に最も近い前記リサーフ層の前記拡散層は、前記バッファ領域に接触し、
    前記活性領域に近い方から少なくとも２つの前記リサーフ層の前記拡散層同士は、互いに接触し、
    前記注入層同士の間の領域である層間領域の幅は、前記層間領域の位置が前記活性領域から離れるにつれて大きくなり、
    前記活性領域に最も近い前記リサーフ層を除く複数の前記リサーフ層の前記注入層の幅は、前記注入層の位置が前記活性領域から離れるにつれて小さくなり、
    それぞれの前記層間領域の幅と、前記層間領域の前記活性領域から遠い側の端部に接触する対応する前記注入層の幅と合わせたセットの長さが、すべての前記セットで等しく、
    前記注入層の下面が形成される深さをＤ６［μｍ］とし、前記ウェル領域の下面が形成される深さをＤ５［μｍ］とする場合、以下の関係を満たす、
    Figure 0007061948000008
     半導体装置。
  5. 第１の導電型の半導体基板と、
    前記半導体基板の表層において素子構造が形成される領域である活性領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型のウェル領域と、
    前記ウェル領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型のバッファ領域と、
    前記ウェル領域の上面および前記バッファ領域の上面に形成される絶縁膜と、
    前記絶縁膜の上面に形成される電極と、
    前記バッファ領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型の電界緩和構造とを備え、
    前記バッファ領域は、前記ウェル領域と接触して形成され、
    前記バッファ領域の不純物濃度は、前記活性領域から離れるにつれて小さくなり、
    前記電極の前記活性領域から遠い側の端部は、前記バッファ領域の前記活性領域から遠い側の端部よりも前記活性領域に近い箇所に位置し、
    前記電界緩和構造は、それぞれが前記バッファ領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型の複数のリサーフ層を備え、
    前記活性領域に最も近い前記リサーフ層は、前記バッファ領域に接触し、
    前記活性領域に近い方から少なくとも２つの前記リサーフ層同士は、互いに接触し、
    それぞれの前記リサーフ層は、
    前記バッファ領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型の拡散層と、
    前記拡散層の表層に形成され、かつ、前記拡散層よりも不純物濃度が高い、第２の導電型の注入層とを備え、
    前記活性領域に最も近い前記リサーフ層の前記拡散層は、前記バッファ領域に接触し、
    前記活性領域に近い方から少なくとも２つの前記リサーフ層の前記拡散層同士は、互いに接触し、
    前記注入層同士の間の領域である層間領域の幅は、前記層間領域の位置が前記活性領域から離れるにつれて大きくなり、
    前記活性領域に最も近い前記リサーフ層を除く複数の前記リサーフ層の前記注入層の幅は、前記注入層の位置が前記活性領域から離れるにつれて小さくなり、
    それぞれの前記層間領域の幅と、前記層間領域の前記活性領域から遠い側の端部に接触する対応する前記注入層の幅と合わせたセットの長さが、すべての前記セットで等しく、
    前記バッファ領域の幅をＷ７［μｍ］とし、前記注入層の不純物濃度をＮＣ６［ｃｍ－３］とし、前記ウェル領域の不純物濃度をＮＣ５［ｃｍ－３］とし、不純物の熱拡散係数をｃとする場合、以下の関係を満たす、
    Figure 0007061948000009
     半導体装置。
  6. 前記半導体基板の下面に形成される第１の導電型の半導体層と、
    前記半導体層の下面に形成される第２の導電型のコレクタ層とをさらに備え、
    前記コレクタ層は、平面視において前記活性領域と重なる領域にのみ形成される、
    請求項１から請求項５のうちのいずれか１項に記載の半導体装置。
  7. 第１の導電型の半導体基板の表層において素子構造が形成される領域である活性領域を平面視において囲む第２の導電型のウェル領域を、前記半導体基板の表層に形成し、
    前記ウェル領域を平面視において囲む第２の導電型のバッファ領域を、前記半導体基板の表層に形成し、
    前記ウェル領域の上面および前記バッファ領域の上面に、絶縁膜を形成し、
    前記絶縁膜の上面に、電極を形成し、
    前記バッファ領域を平面視において囲む第２の導電型の電界緩和構造を、前記半導体基板の表層に形成し、
    前記バッファ領域は、前記ウェル領域と接触して形成され、
    前記バッファ領域の不純物濃度は、前記活性領域から離れるにつれて小さくなり、
    前記電極の前記活性領域から遠い側の端部は、前記バッファ領域の前記活性領域から遠い側の端部よりも前記活性領域に近い箇所に位置し、
    前記電界緩和構造は、それぞれが前記バッファ領域を平面視において囲み、かつ、前記半導体基板の表層に形成される、第２の導電型の複数のリサーフ層を備え、
    前記活性領域に最も近い前記リサーフ層は、前記バッファ領域に接触し、
    前記活性領域に近い方から少なくとも２つの前記リサーフ層同士は、互いに接触し、
    前記絶縁膜は、前記バッファ領域の上面において部分的に形成され、
    前記バッファ領域は、前記電極と接続される、
    半導体装置の製造方法。
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DE102019215905.2A DE102019215905A1 (de) 2018-10-23 2019-10-16 Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
CN201910993965.8A CN111092114B (zh) 2018-10-23 2019-10-18 半导体装置及半导体装置的制造方法

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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7142606B2 (ja) * 2019-06-04 2022-09-27 三菱電機株式会社 半導体装置
JP7450516B2 (ja) 2020-10-22 2024-03-15 三菱電機株式会社 電力用半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100252904A1 (en) 2009-04-06 2010-10-07 Mitsubishi Electric Corporation Semiconductor device and method for fabricating the same
US20130161645A1 (en) 2011-12-26 2013-06-27 Mitsubishi Electric Corporation Semiconductor device
WO2014057700A1 (ja) 2012-10-11 2014-04-17 三菱電機株式会社 半導体装置およびその製造方法
WO2015114747A1 (ja) 2014-01-29 2015-08-06 三菱電機株式会社 電力用半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5194770A (en) 1975-02-18 1976-08-19 Handotaisoshino senjosochi
JP5515922B2 (ja) * 2010-03-24 2014-06-11 富士電機株式会社 半導体装置
JP5569600B2 (ja) * 2011-01-17 2014-08-13 富士電機株式会社 半導体装置およびその製造方法
JP6090329B2 (ja) * 2012-10-23 2017-03-08 富士電機株式会社 半導体装置およびその製造方法
JP6231396B2 (ja) * 2014-02-10 2017-11-15 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100252904A1 (en) 2009-04-06 2010-10-07 Mitsubishi Electric Corporation Semiconductor device and method for fabricating the same
CN101859769A (zh) 2009-04-06 2010-10-13 三菱电机株式会社 半导体装置及其制造方法
JP2010245281A (ja) 2009-04-06 2010-10-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20130161645A1 (en) 2011-12-26 2013-06-27 Mitsubishi Electric Corporation Semiconductor device
JP2013135062A (ja) 2011-12-26 2013-07-08 Mitsubishi Electric Corp 半導体素子
WO2014057700A1 (ja) 2012-10-11 2014-04-17 三菱電機株式会社 半導体装置およびその製造方法
US20150221721A1 (en) 2012-10-11 2015-08-06 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing same
WO2015114747A1 (ja) 2014-01-29 2015-08-06 三菱電機株式会社 電力用半導体装置
US20160254375A1 (en) 2014-01-29 2016-09-01 Mitsubishi Electric Corporation Power semiconductor device
CN105940496A (zh) 2014-01-29 2016-09-14 三菱电机株式会社 电力用半导体装置

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