CN101859769A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法。在半导体装置中，在衬底(50)内形成有N型杂质区域(1)。P型表面降场层(18)在N型杂质区域(1)内的衬底(50)上表面形成。P型阱(2)与P型表面降场层(18)相比具有高杂质浓度，并且在N型杂质区域(1)内的衬底(50)上表面中与P型表面降场层(18)接触而形成。第一高压侧板(8)与N型杂质区域(1)电连接，并且第一低压侧板(7)与P型杂质区域(2)电连接。下部场板(20)在与衬底(50)之间能够形成下部电容耦合。上部场板(17)在与下部场板(20)相比从衬底(50)离开的位置形成，并且在与下部场板(20)之间能够形成比下部电容耦合的电容大的上部电容耦合。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置，特别涉及包含终端结构的半导体装置及其制造方法。
背景技术
功率器件是在功率转换或功率控制中使用的、主要面向功率设备的半导体元件，与通常的半导体元件相比被高耐压化、大电流化。功率器件需要在反方向电压施加时切断电流并保持高电压。作为功率器件的高耐压化方法，在日本电气学会高机能功率器件/功率IC调查专门委员会编、“功率器件/功率IC手册”、Corona公司、第54～64页和第170～174页中，公开有FLR(Field Limiting Ring，场限环)结构、场板(Field Plate)结构等的终端结构。
其中，FLR结构是以多个环状的P型杂质区域包围主结(mainjunction)的周围的结构，其中，该主结是通过低浓度的N型杂质区域、和在该N型杂质区域的内部表面形成的P型杂质区域而形成的。在该结构中，当反方向电压施加时，在主结穿通(punch through)之前，通过由各个环状的P型杂质区域形成的结依次穿通，从而缓和主结的电场。
进而，例如在日本专利申请特开2002-231944号公报、或日本专利申请特开平05-190693号公报中，公开有在各个FLR上隔着绝缘膜环状地形成有导电膜的结构。在该结构中，通过导电膜作为等电位的环而发挥功能，从而缓和绝缘膜中包含的可动离子的影响。
可是，在FLR结构中，在多个环状的P型杂质区域之间存在的低浓度的N型杂质区域的部分中对电场进行缓和，因此在使用FLR结构使半导体装置高耐压化的情况下，主结的外周部分的面积增大，结果，存在半导体装置的占有面积增大的问题。
发明内容
因此，本发明的目的在于提供一种在保持规定的耐压的同时能够缩小占有面积的半导体装置及其制造方法。
本发明的半导体装置具备：衬底，具有主表面；第一导电型的第一杂质区域；第二导电型的表面降场层(RESURF layer)；第二导电型的第二杂质区域；以及多个场板。在衬底内形成有第一杂质区域。在第一杂质区域内的主表面形成有表面降场层。第二杂质区域比表面降场层具有高杂质浓度，并且在第一杂质区域内的主表面中与表面降场层接触而形成。多个场板中至少一个与第一杂质区域电连接，并且多个场板中至少另一个与第二杂质区域电连接。多个场板包含下部场板和上部场板。下部场板能够在与衬底之间形成下部电容耦合。上部场板与下部场板相比形成在从衬底离开的位置，并且能够在与下部场板之间形成比下部电容耦合的电容大的上部电容耦合。
根据本发明的半导体装置及其制造方法，能够在保持规定的耐压的同时缩小占有面积。
本发明的上述以及其它的目的、特征、方面、以及优点通过与附图相关地理解的关于本发明的接下来的详细说明就能更清楚了。
附图说明
图1是示意地表示本发明的实施方式1的半导体装置的结构的平面图。
图2是沿着图1的II-II线的剖面图。
图3是示意地表示在本发明的实施方式1的半导体装置中，通过板构成的电容耦合的剖面图。
图4A是示意地表示本发明的实施方式1中的衬底表面的电场强度分布的图。
图4B是示意地表示本发明的实施方式1中的衬底内部的等电位线的图。
图5A是表示在P型阱2和N型沟道截止区域4之间施加有600V的电压的情况下的、场板各自的电位的控制的一个例子的图。
图5B是表示在P型阱2和N型沟道截止区域4之间施加有600V的电压的情况下的、场板各自的电位的控制的另一个例子的图。
图6是示意地表示本发明的实施方式2的半导体装置的结构的剖面图。
图7～图14是分别表示本发明的实施方式2的半导体装置的制造方法的第一～第八工序的剖面图。
图15是示意地表示本发明的实施方式3的半导体装置的结构的剖面图。
图16是示意地表示本发明的实施方式4的半导体装置的结构的剖面图。
图17A是示意地表示本发明的实施方式5的半导体装置的结构的剖面图。
图17B是示意地表示在本发明的实施方式5的半导体装置中，通过板构成的电容耦合的剖面图。
图18是示意地表示本发明的实施方式6的半导体装置的结构的剖面图。
图19是示意地表示本发明的实施方式7的半导体装置的结构的剖面图。
图20～图22是分别表示本发明的实施方式7的半导体装置的制造方法的第一～第三工序的剖面图。
图23是示意地表示本发明的实施方式8的半导体装置的结构的剖面图。
图24和图25是分别表示本发明的实施方式8的半导体装置的制造方法的一个例子的第一和第二工序的剖面图。
图26是表示本发明的实施方式8的半导体装置的制造方法的其他例子的剖面图。
图27是示意地表示在应用到沟槽IGBT的元件结构的情况下的本发明的半导体装置的结构的剖面图。
图28是示意地表示在应用到具有N型载流子蓄积层的元件结构的情况下的本发明的半导体装置的结构的剖面图。
图29是示意地表示在应用到作为沟槽IGBT型的元件结构的、具有N型载流子蓄积层的元件结构的情况下的本发明的半导体装置的结构的剖面图。
图30是示意地表示在应用到具有二极管和N型MOSFET的元件结构的情况下的本发明的半导体装置的结构的剖面图。
具体实施方式
以下，针对本发明的实施方式，基于附图进行说明。
参照图1和图2，本实施方式的半导体装置包含：衬底50，具有上表面(主表面)；以及IGBT(Integrated Gate Bipolar Transistor，绝缘栅双极晶体管)和终端结构，形成在衬底50。衬底50例如通过硅等形成。
在本实施方式的半导体装置中，作为终端结构具备：N型杂质区域1(第一杂质区域)、P型表面降场(RESURF：Reduced Surface field)层18、P型阱2(第二杂质区域)、N型沟道截止区域4、多个作为场板的上部场板17和下部场板20。N型杂质区域1在衬底50内形成。P型表面降场层18、P型阱2、以及N型沟道截止区域4在N型杂质区域1内的衬底50上表面形成。P型表面降场层18在图2中的中央部形成，杂质浓度被设定为完全耗尽化的浓度条件(表面降场条件)。P型阱2与P型表面降场层18接触，在P型表面降场层18的图2中的左侧形成。P型阱2比P型表面降场层18具有高的P型杂质浓度。N型沟道截止区域4与P型表面降场层18一起夹着杂质区域1，在图2中的右端部形成。N型沟道截止区域4比N型杂质区域1具有高的N型杂质浓度。
在衬底50的上表面上形成有层间绝缘膜19。在层间绝缘膜19开口有到达各P型阱2和N型沟道截止区域4的各个孔31c、孔31d。在孔31c内形成有发射极电极9，在孔31d内形成有沟道截止电极12。此外，在层间绝缘膜19内形成有下部场板20。下部场板20包含板7、16a、16b、以及8。各个板7、16a、16b、以及8相对于衬底50的上表面大致平行地配置，在平面观察中，从P型阱2朝向N型沟道截止区域4(朝向图2中右方向)以该顺序配置。板7(第一低压侧板)通过发射极电极9与P型阱2电连接。在平面观察中，板7超过衬底50上表面的P型表面降场层18与P型阱2的边界线向P型表面降场层18侧(图2中右侧)延伸。板8(第一高压侧板)通过沟道截止电极12与N型沟道截止区域4(N型杂质区域1)电连接。在平面观察中，板8超过衬底50上表面的N型杂质区域1与P型表面降场层18的边界线向P型表面降场层18侧(图2中左侧)延伸。各板7、16a、16b、以及8相互绝缘，各板16a和16b具有浮动电位(floating potential)。
在层间绝缘膜19上形成有上部场板17。上部场板17包含板17a～17c。各板17a～17c相对于衬底50的上表面大致平行地配置，在平面观察中，从P型阱2朝向N型沟道截止区域4以该顺序配置。板17a～17c与板7、16a、16b、以及8相比形成在从衬底50离开的位置。各板17a～17c相互绝缘，具有浮动电位。在发射极电极9、层间绝缘膜19、以及沟道截止电极12上以覆盖各板17a～17c的方式形成有钝化膜15。
参照图3，板17a与各板7和16a的一部分相向，在与板7之间构成电容C1的电容耦合，在与板16a之间构成电容C2的电容耦合。同样地，板17b与各板16a和16b的一部分相向，在与板16a之间构成电容C3的电容耦合，在与板16b之间构成电容C4的电容耦合。板17c与板16b和8的各一部分相向，在与板16b之间构成电容C5的电容耦合，在与板8之间构成电容C6的电容耦合。进而，各板7、16a、16b、以及8在与衬底50之间分别构成电容C7～C10的电容耦合。以上部场板17和下部场板20构成的电容耦合(上部电容耦合)的电容C1～C6均比以下部场板20和衬底50构成的电容耦合(下部电容耦合)的电容C7～C10大。
再有，在本实施方式的半导体装置中，也存在上述以外的电容耦合(例如通过板17a和衬底50构成的电容耦合等)，但这些电容耦合与上述的电容耦合的电容C1～C10相比，电容充分小，因此能够忽视这些电容耦合的存在。
参照图1和图2，在上述终端结构的内部形成有IGBT。IGBT包含：栅极电极11、发射极电极9、N型杂质区域1、N型缓冲(buffer)区域5、P型集电极区域6、以及集电极电极10。栅极电极11和发射极电极9在衬底50的上表面(主表面)上形成。栅极电极11在图1中在衬底50的中央下部形成，发射极电极9在图1中在栅极电极11的周围形成。集电极电极10在衬底50的下表面侧形成。N型杂质区域1、N型缓冲区域5、以及P型集电极区域6在衬底50内部形成。N型杂质区域1在衬底50的内部整体形成，N型缓冲区域5在N型杂质区域1的图2中的下侧形成，P型集电极区域6在N型缓冲区域5的图2中的下侧形成。
接着，说明本实施方式的半导体装置保持反方向电压的原理。
参照图3和图4A、4B，当集电极电极10的电位相对于发射极电极9的电位变高时(即，施加反方向电压时)，在衬底50上表面，在N型杂质区域1和P型表面降场层18的结部(在N型沟道截止区域4和P型表面降场层18接合的情况下，是N型沟道截止区域4和P型表面降场层18的结部)施加电压，耗尽层从N型沟道截止区域4侧(高压侧)向P型阱2侧(低压侧)延伸。这时，如果适当地控制P型表面降场层18的杂质浓度，则在上述结部的电场超过临界点而击穿之前，通过从P型表面降场层18的下部和N型杂质区域1的边界部朝向衬底50的表面延伸的耗尽层，P型表面降场层18被完全耗尽化。结果，通过在P型表面降场层18内整体形成的耗尽层而保持反方向电压。
在P型表面降场层18内整体形成有耗尽层的情况下，耗尽层内的电场强度分布实际上难以变得均匀。假设在场板不存在的情况下，电场集中在P型阱2和P型表面降场层18的结部、以及P型表面降场层18和N型杂质区域1的结部。这些电场集中部分比其它部分容易发生雪崩击穿，所以成为耐压下降的原因。因此，在本实施方式中，从电位被控制的场板(特别是下部场板20)对衬底50表面赋予电影响，由此如图4A的线B所示那样，对上述2个结部的电场集中进行缓和。结果，在反方向电压施加时，如图4B中以虚线表示的那样，变为固定间隔的等电位线那样的均匀的电场分布，耐压提高。
构成场板的各板7、16a、16b、8、和17a～17c的电位能够通过设定电容耦合的电容C1～C6来控制。即，电容耦合的电荷Q以如下的式(1)表示的那样，成为电容C和电压V的乘积。
Q＝C×V…(1)
各板16a、16b以及17a～17c的的电荷Q是固定的，因此电容C越大，构成电容耦合的2个板间的电压V变得越小。
参照图3和图5A，例如在以电容C1～C6(图3)完全相等的方式设定的情况下，各板7、16a、16b、8、和17a～17c的电位从p型阱2朝向N型沟道截止区域4以一定比率增加。例如，板7的电位成为0V、板17a的电位成为100V，板16a的电位成为200V，板17b的电位成为300V，板16b的电位成为400V，板17c的电位成为500V，板8的电位成为600V。在这样控制电位的情况下，衬底50表面的板7和板16a之间的区域R1、与板16a和板16b之间的区域R2、与板16b和板8之间的区域R3各自的电场强度以相同程度被缓和。
参照图3和图5B，在以各个电容C1、C2、C5、以及C6比电容C2和C3小的方式设定的情况下，板7和板17a之间的电位差V1、板17a和板16a之间的电位差V2、板16b和板17c之间的电位差V5、以及板17c和板8之间的电位差V6，与板16a和板17b之间的电位差V3以及板17b和板16b之间的电位差V4相比变大。例如，板7的电位成为0V，板17a的电位成为125V，板16a的电位成为250V，板17b的电位成为300V，板16b的电位成为350V，板17c的电位成为475V，板8的电位成为600V。在以这样的方式控制电位的情况下，区域R1和区域R3的电场强度与区域R2的电场强度相比较大地下降。
在这里，以上部场板17和下部场板20构成的电容耦合的电容C1～C6，比以下部场板20和衬底50构成的电容耦合的电容C7～C10大，因此抑制了受到衬底50表面的电场的影响而场板的电位变动的情况。结果，各场板7、16a、16b、8、以及17a～17c的电位能够以上述方式控制。
根据本实施方式的半导体装置，通过在P型表面降场层18内整体形成的耗尽层而保持反方向电压，并且通过上部场板17和下部场板20对耗尽层内的电场集中进行缓和。因为不需要为了保持规定的耐压而形成多个环状的P型杂质区域，所以能够在保持规定的耐压的同时使占有面积缩小。
此外，板7超过衬底50上表面的P型表面降场层18和P型阱2的边界线向P型表面降场层18侧延伸。由此，能够通过板7带来的电场特别对P型阱2和P型表面降场层18的结部的电场集中进行缓和。
此外，板8超过衬底50上表面的N型杂质区域1和P型表面降场层18的边界线向P型表面降场层18侧延伸。由此，能够通过板8带来的电场特别对P型表面降场层18和N型杂质区域1的结部的电场集中进行缓和。
此外N型杂质区域1也可以包含N型沟道截止区域4。在该情况下，N型沟道截止区域4的杂质浓度与N型杂质区域1中的N型沟道截止区域4外的部分的杂质浓度相比较高。即，在该情况下，N型杂质区域1包含：具有相对高的杂质浓度的N型沟道截止区域4。
再有，在本实施方式中，针对板7与P型阱2电连接的情况进行了表示，但只要多个场板中至少一个与P型阱2电连接即可。同样地，针对板8与N型杂质区域1电连接的情况进行了表示，但只要多个场板中至少一个与N型杂质区域1电连接即可。进而，不形成N型沟道截止区域4也可。
实施方式2
参照图6，本实施方式的半导体装置与实施方式1的半导体装置的不同之处在于，层间绝缘膜19通过绝缘膜19a和绝缘膜19b而构成。
绝缘膜19a(下部介电膜)在衬底50和下部场板20之间形成，绝缘膜19b(上部介电膜)在下部场板20和上部场板17之间形成。绝缘膜19a的厚度D1比绝缘膜19b的厚度D2大。绝缘膜19a与绝缘膜19b由相互不同的材料构成，优选绝缘膜19b的介电常数ε2比绝缘膜19a的介电常数ε1大。
再有，关于除此之外的半导体装置的结构，由于与实施方式1的半导体装置的结构相同，所以对同一构件赋予同一附图标记，不重复其说明。
接着，使用图7～图14对本实施方式的半导体装置的制造方法的一个例子进行说明。
首先参照图7，在衬底50内形成N型杂质区域1。然后，通过从衬底50的下表面侧向衬底50分别注入N型杂质离子和P型杂质离子，从而形成N型缓冲区域5和P型集电极区域6。
接着，参照图8，使用热氧化法或CVD(Chemical Vapor Deposition，化学气相沉积)法等，在衬底50上表面形成绝缘膜19a。
接着，参照图9，使用通常的照相制版技术和蚀刻技术，有选择地对绝缘膜19a进行蚀刻，由此在形成孔31c(图6)的区域的绝缘膜19a形成孔31a。衬底50在孔31a的底部露出也可，绝缘膜19a残留也可。接着，使用通常的照相制版技术在衬底50表面的规定的区域有选择地注入P型杂质离子，对衬底50进行热处理。由此，在衬底50表面形成P型阱2。
接着，参照图10，使用通常的照相制版技术在规定的区域有选择地注入P型杂质离子。P型杂质离子透过绝缘膜19a被导入衬底50表面。然后对衬底50进行热处理。由此，在衬底50表面形成P型表面降场层18。
接着，参照图11，使用通常的照相制版技术和蚀刻技术，有选择地对绝缘膜19a进行蚀刻，由此在形成孔31d(图6)的区域的绝缘膜19a形成孔31b。衬底50在孔31b的底部露出也可，绝缘膜19a残留也可。接着，使用通常的照相制版技术在衬底50表面的规定的区域有选择地注入N型杂质离子，对衬底50进行热处理。由此，在衬底50表面形成N型沟道截止区域4。
接着参照图12，使用通常的照相制版技术和蚀刻技术，在绝缘膜19a的上表面形成下部场板20(板7、8、16a、16b)。各板7、8、16a、16b例如由被添加了杂质的导电体等构成。再有，在本实施方式的半导体装置的终端结构的内部例如形成MOS(Metal Oxide Semiconductor，金属氧化物晶体管)晶体管等的器件的情况下，在与栅极部分(例如图1的栅极电极11)同一工序中形成各板7、8、16a、16b也可。由此，能够谋求制造工序的简略化。
接着，参照图13，例如使用CVD法等，以覆盖下部场板20的方式在绝缘膜19a上形成绝缘膜19b。而且，通过通常的照相制版技术和蚀刻技术对绝缘膜19b进行蚀刻，形成孔31c和孔31d。结果，露出板7和板8的一部分、P型阱2、N型沟道截止区域4。再有，在通过与绝缘膜19a相同材料来形成绝缘膜19b的情况下，得到与实施方式1中的半导体装置同样的绝缘膜。
接着参照图14，使用蒸镀法或溅射法等，例如形成由铝等的金属构成的导电膜。导电膜以掩埋孔31c和31d的内部的方式在绝缘膜19b上形成。接着，使用通常的照相制版技术和蚀刻技术有选择地对该导电膜进行蚀刻，由此在绝缘膜19b的上表面形成上部场板17(板17～17c)，在孔31c内形成发射极电极9，在孔31d内形成沟道截止电极12。在各发射极电极9、板17a～17c、以及沟道截止电极12之间，露出绝缘膜19b。
最后参照图6，在发射极电极9、板17a～17c、以及沟道截止电极12各自的上表面和侧面、以及绝缘膜19b露出的上表面，形成成为钝化膜15的绝缘性或半绝缘性的膜。之后，使用通常的照相制版技术和蚀刻技术对该膜有选择地进行蚀刻，由此形成钝化膜15。之后，在衬底50的下表面侧形成集电极电极10。通过以上的工序，完成本实施方式的半导体装置。
根据本实施方式的半导体装置及其制造方法，能够得到与实施方式1的半导体装置同样的效果。此外，通过层间绝缘膜19由绝缘膜19a和绝缘膜19b构成，从而容易独立地设定以上部场板17和下部场板20构成的电容耦合的电容C1～C6(图3)、和以下部场板20和衬底50构成的电容耦合的电容C7～C10(图3)。
平行板电容器的电容C使用平行板间的距离D、平行板的面积S、平行板间的绝缘体的介电常数ε，以下面的式(2)表示。
C＝ε×S/D…(2)
根据式(2)很明显，电容耦合的电容C与平行板间的距离D成反比例，与平行板间的绝缘体的介电常数ε成比例。因此，使距离D1比距离D2大，使介电常数ε2比介电常数ε1大，由此能够使以上部场板17和下部场板20构成的电容耦合的电容C1～C6，比以下部场板20和衬底50构成的电容耦合的电容C7～C10大。特别是通过使介电常数ε2比介电常数ε1大，从而能够相对地使绝缘膜19a的厚度变薄等，使工艺或结构具有自由度。
再有，在本发明中，仅是厚度D1和厚度D2满足上述关系(D1＞D2)也可，仅是介电常数ε1和介电常数ε2满足上述关系(ε2＞ε1)也可。
实施方式3
参照图15，本实施方式的半导体装置，主要是在绝缘膜19b和板17a～17c的结构中与实施方式2的半导体装置不同。
绝缘膜19b在各板16a和16b的上表面中分裂，由3个绝缘膜21a～21c构成。各绝缘膜21a～21c在平面观察中与各板17a～17c具有同一形状。绝缘膜21a和板17a在板7和板16a之间形成，绝缘膜21b和板17b在板16a和板16b之间形成，绝缘膜21c和板17c在板16b和板16c之间形成。以覆盖各绝缘膜21a～21c以及板17a～17c的方式，在板7、16a、16b、以及8上形成有层间绝缘膜21，在层间绝缘膜21形成有钝化膜15。
再有，关于除此之外的半导体装置的结构，由于与实施方式2的半导体装置的结构相同，所以对同一构件赋予同一附图标记，不重复其说明。
根据本实施方式的半导体装置，能够得到与实施方式2的半导体装置同样的效果。此外，绝缘膜19a由氧化硅构成，并且绝缘膜19b由氮化硅构成，因此能够使以上部场板17和下部场板20构成的电容耦合的电容C1～C6(图3)的介电常数ε2，比以下部场板20和衬底50构成的电容耦合的电容C7～C10(图3)的介电常数ε1大。
此外，以覆盖各板17a～17c的方式形成层间绝缘膜21，在层间绝缘膜21上形成钝化膜15，由此钝化膜15成为对应于层间绝缘膜21的上表面的形状，容易使钝化膜15的上表面平坦化。结果，能够抑制起因于热应力导致的铝滑(aluminum slide)等的耐压的劣化。再有，铝滑指的是铝布线错位的现象，是特别容易在芯片角部发生的现象。当铝滑发生时，可能产生布线的断线或短路那样的故障。
实施方式4
参照图16，本实施方式的半导体装置与实施方式1的半导体装置的不同之处在于，构成下部场板20的各板7、16a、16b和8的间隔不同。
将下部场板20中的与P型阱2电连接的板7(第一低压侧板)、和在与板7相比从P型阱2离开一侧(图16中右侧)与板7邻接的板16a(第二低压侧板和第三高压侧板)的距离作为距离W1。将板16a、和在与板16a相比从P型阱2离开一侧与板16a邻接的板16b(第三低压侧板和第二高压侧板)的距离作为距离W2。进而，将下部场板20中的与N型杂质区域1电连接的板8(第一高压侧板)、和在与板8相比接近P型阱2一侧(图中左侧)中与板8邻接的板16b的距离作为W3。各距离W1和距离W3分别比距离2大。
再有，关于除此之外的半导体装置的结构，由于与实施方式2的半导体装置的结构相同，所以对同一构件赋予同一附图标记，不重复其说明。
根据本实施方式的半导体装置，能够得到与实施方式1的半导体装置同样的效果。此外，衬底50表面的板7和板16a之间的区域R1(图5A、图5B)接近于电场集中的P型阱2和P型表面降场层18的结部，因此通过作为距离W1＞距离W2，能够有效地缓和区域R1的电场集中。同样地，衬底50表面的板16b和板8之间的区域R3(图5A、图5B)接近于电场集中的P型表面降场层18和N型杂质区域1的结部，因此通过作为距离W3＞距离W2，能够有效地缓和区域R3的电场集中。
再有，在本发明中，也可以仅是距离W1和距离W2满足上述关系(W1＞W2)，也可以仅是距离W2和距离W3满足上述关系(W3＞W2)。
实施方式5
参照图17A、图17B，本实施方式的半导体装置在上部场板17和下部场板20的结构中与实施方式1的半导体装置不同。
上部场板17包含板17a～17d。各板17a～17d相对于衬底50上表面大致平行地配置，在平面观察中，从P型阱2朝向N型沟道截止区域4(图17A、图17B中朝向右方向)以该顺序配置。此外，下部场板20包含板7、16a～16c和8。各板7、16a～16c和8相对于衬底50上表面大致平行地配置，在平面观察中，从P型阱2朝向N型沟道截止区域4以该顺序配置。
将下部场板20中的、最接近于衬底50上表面的P型表面降场层18和P型阱2的边界线的板7(第一低压侧下部板)、和上部场板17(板17a)构成的电容元件的电容作为电容C1。将在与板7相比从P型阱2离开的一侧(图17A、图17B中右侧)中与板7邻接的板16a(第二低压侧下部板)、和上部场板17(板17a)构成的电容元件的电容作为电容C2。将下部场板20中的、最接近于衬底50上表面的N型杂质区域1和P型表面降场层18的边界线的板8(第一高压侧下部板)、和上部场板17(板17d)构成的电容元件的电容作为电容C8。将在与板8相比接近P型阱2的一侧(图17A、图17B中左侧)中与板8邻接的板16c(第二高压侧下部板)、和上部场板17(板17d)构成的电容元件的电容作为电容C7。电容C1是电容C2以上，电容C8是电容C7以上。
此外，将以板16a和板17b构成的电容元件的电容作为电容C3，将以板16b和板17b构成的电容元件的电容作为电容C4，将以板16c和板17c构成的电容元件的电容作为电容C5，将以板16c和板17d构成的电容元件的电容作为电容C6。各电容C1～C8优选具有以下式(3)和式(4)表示的关系。
C1≥C2≥C3≥C4…(3)
C8≥C7≥C6≥C5…(4)
各电容C1～C8的值基于式(2)，通过平行板的表面积S来设定也可。具体地，通过将板7的与板17a相向的部分的表面积S1作为板16a的与板17a相向的部分的表面积S2以上(S1≥S2)，从而使电容C1≥电容C2也可，通过将板8的与板17d相向的部分的表面积S8作为板16c的与板17d相向的部分的表面积S7以上(S8≥S7)，从而使电容C8≥电容C7也可。通过使表面积S1、S2、S7、和S8满足上述关系，能够不招致制造工序的增加而容易地设定各电容元件的电容C1、C2、C7、和C8的值。
再有，关于除此之外的半导体装置的结构，由于与实施方式1的半导体装置的结构相同，所以对同一构件赋予同一附图标记，不重复其说明。
根据本实施方式的半导体装置，能够得到实施方式1的半导体装置同样的效果。此外，以衬底50表面的板7和板17a构成的电容元件，是最接近于电场集中的P型阱2和P型表面降场层18的结部的电容元件，因此通过使电容C1≥C2，在P型表面降场层18的中央部附近存在的下部场板20的电位分担相对地增加，该结部的电场集中被分散到P型表面降场层18的中央部。结果，能够有效地缓和电场集中。同样地，以衬底50表面的板8和板17d构成的电容元件，是最接近于电场集中的P型表面降场层18和N型杂质区域1的结部的电容元件，因此通过使电容C8≥C7，从而在P型表面降场层18的中央部附近存在的下部场板20的电位分担相对地增加，该结部的电场集中被分散到P型表面降场层18的中央部。结果，能够有效地缓和电场集中。
再有，在本发明中，也可以仅是电容C1和电容C2满足上述关系(C1≥C2)，也可以仅是电容C7和电容C8满足上述关系(C8≥C7)。
实施方式6
参照图18，本实施方式的半导体装置与实施方式1的半导体装置的不同之处在于形成有P型缓冲区域23(缓冲区域)。
P型缓冲区域23与P型阱2(阱区域)和P型表面降场层18接触而形成。P型缓冲区域23与P型阱2相比具有低P型杂质浓度，并且与P型表面降场层18相比具有高P型杂质浓度。此外，衬底50上表面的P型缓冲区域23的宽度W4比P型阱2的深度D3大。
再有，关于除此之外的半导体装置的结构，由于与实施方式1的半导体装置的结构相同，所以对同一构件赋予同一附图标记，不重复其说明。
根据本实施方式的半导体装置，在与实施方式1的半导体装置同样的效果之外，还能得到以下效果。
例如在图2所示的半导体装置的情况下，如果P型阱2与P型表面降场层18的结部、和P型表面降场层18与N型杂质区域1的结部的电场集中通过上部场板17与下部场板20被缓和的话，在半导体装置被施加大的反方向电压时，不是在这些结部中击穿，而是在P型阱2和N型杂质区域1的边界线的曲率小的部分(图2的以点X表示的部分)中击穿。其原因在于，在以点X表示的曲率小的部分中，在反方向电压施加时耗尽层难以延伸。因此，通过形成P型缓冲区域23，图2的以X表示的部分的曲率变大，能够使半导体装置的耐压进一步提高。
实施方式7
参照图19，本实施方式的半导体装置与实施方式6的半导体装置的不同之处在于，P型缓冲区域23包含多个P型杂质区域23a～23c(缓冲用杂质区域)。构成P型缓冲区域23的P型杂质区域的数量是任意的。
P型杂质区域23a～23c相互接触，在衬底50上表面中，从P型阱2朝向P型表面降场层18(图19中朝向右方向(外周侧))以该顺序配置。衬底50表面中的各P型杂质区域23a～23c的深度和P型杂质浓度从P型阱2朝向P型表面降场层18减少。具体地，各P型杂质区域23a的深度D4和P型杂质浓度Ca比各P型杂质区域23b的深度D5和P型杂质浓度Cb小(D4＞D5，Ca＞Cb)，各P型杂质区域23b的深度D5和P型杂质浓度Cb比各P型杂质区域23c的深度D6和P型杂质浓度Cc小(D5＞D6，Cb＞Cc)。
再有，关于除此之外的半导体装置的结构，由于与实施方式6的半导体装置的结构相同，所以对同一构件赋予同一附图标记，不重复其说明。
接着，使用图20～图22对本实施方式的半导体装置的制造方法的一个例子进行说明。
首先，经过与图7～图9表示的实施方式2的制造方法相同的工序。接着参照图20，在绝缘膜19a上涂覆抗蚀剂，使用通常的照相制版技术对该抗蚀剂进行构图，由此在绝缘膜19a上形成抗蚀剂26。抗蚀剂26具有开口部26a～26c，各开口部26a～26c具有各宽度W5～W7。宽度W5比宽度W6大，宽度W6比宽度W7大。开口部26a～26c的各宽度W5～W7以与后述的图21所示的工序中的热处理时的各P型杂质离子的扩散深度D4～D6相比变窄的方式设定。
接着，将抗蚀剂26作为掩膜在衬底50上表面注入P型杂质离子。因为宽度W5大于宽度W6，宽度W6大于宽度W7，所以通过开口部26a注入的P型杂质离子的总量比通过开口部26b注入的P型杂质离子的总量多，通过开口部26b注入的P型杂质离子的总量比通过开口部26c注入的P型杂质离子的总量多。
接着参照图21，除去抗蚀剂26，对衬底50进行热处理。由此，注入到衬底50上表面的P型杂质离子热扩散，形成各P型杂质区域23a～23c。在这里，图20表示的工序中的各开口部26a～26c的间隔，基于热处理时的P型杂质离子的扩散距离预先适合地设计。由此，在P型杂质区域23a和P型杂质区域23b的边界面、以及P型杂质区域23b和P型杂质区域23c的各个边界面中，与衬底50上表面平行的方向(图21中的横方向)的P型杂质浓度连续地减少，抑制在这些边界面中P型杂质浓度局部地增加或减少的情况。此外，各P型杂质区域23a～23c成为对应于各开口部26a～26c的宽度W5～W7的P型杂质浓度。
接着，参照图22，使用通常的照相制版技术在规定的区域有选择地注入P型杂质离子。P型杂质离子透过绝缘膜19a被导入衬底50表面。然后对衬底50进行热处理。由此，以接触P型杂质区域23c的方式在衬底50表面形成P型表面降场层18。
之后，经过与图11～图14表示的实施方式2的制造方法大致相同的制造工序，本实施方式的半导体装置完成。
根据本实施方式的半导体装置及其制造方法，能够得到与实施方式6的半导体装置同样的效果。此外，从P型阱2侧朝向P型表面降场层18侧，P型缓冲区域23内部的平均的P型杂质浓度下降，由此能够有效地缓和P型阱2和P型表面降场层18的结部的电场集中。此外，因为P型杂质区域23a～23c在同一工序中形成，因此能够谋求制造工序的简略化。
实施方式8
参照图23，本实施方式的半导体装置与实施方式7的半导体装置的不同之处在于，P型表面降场层18包含多个P型杂质区域18a～18c(表面降场用杂质区域)。构成P型表面降场层18的P型杂质区域的数量是任意的(在图23中表示有10个P型杂质区域)。
P型杂质区域18a～18c相互接触，在衬底50上表面中，从P型阱2朝向N型沟道截止区域4(图23中朝向右方向(外周侧))以该顺序配置。衬底50表面的各P型杂质区域18a～18c具有大致相同的深度和P型杂质浓度。
再有，关于除此之外的半导体装置的结构，由于与实施方式6的半导体装置的结构相同，所以对同一构件赋予同一附图标记，不重复其说明。
接着，使用图24和图25对本实施方式的半导体装置的制造方法的一个例子进行说明。
首先，经过与图7～图9、图20和图21表示的实施方式7的制造方法相同的工序。接着参照图24，在绝缘膜19a上涂覆抗蚀剂，使用通常的照相制版技术对该抗蚀剂进行构图，由此在绝缘膜19a上形成抗蚀剂28。抗蚀剂28具有开口部28a～28c，各开口部28a～28c具有同一宽度W8。开口部28a～28c的宽度W8以与后述的图25所示的工序中的热处理时的P型杂质离子的扩散深度相比变窄的方式设定。
接着参照图25，将抗蚀剂28作为掩膜在衬底50上表面注入P型杂质离子。接着，除去抗蚀剂26，对衬底50进行热处理。由此，注入到衬底50上表面的P型杂质离子热扩散，形成各P型杂质区域18a～18c。在这里，图24表示的工序中的各开口部28a～28c的间隔，基于热处理时的P型杂质离子的扩散距离预先适合地设计。由此，在各P型杂质区域18a和P型杂质区域18b的边界面、以及P型杂质区域18b和P型杂质区域18c的边界面中，与衬底50上表面平行的方向(图25中的横方向)的P型杂质浓度固定，抑制在这些边界面中P型杂质浓度局部地增加或减少的情况。此外，各P型杂质区域18a～18c成为对应于各开口部28a～28c的宽度W8的P型杂质浓度。
之后，经过与图11～图14表示的实施方式2的制造方法大致相同的制造工序，本实施方式的半导体装置完成。
接着，使用图26对本实施方式的半导体装置的制造方法的其它例子进行说明。
首先，经过与图7和图8表示的实施方式2的制造方法相同的工序。接着，参照图26，使用通常的照相制版技术和蚀刻技术，有选择地对绝缘膜19a进行蚀刻，由此在形成孔31c(图23)的区域的绝缘膜19a形成孔31a。衬底50在孔31a的底部露出也可，绝缘膜19a残留也可。接着，在绝缘膜19a上涂覆抗蚀剂，使用通常的照相制版技术对该抗蚀剂进行构图，由此在绝缘膜19a上形成抗蚀剂29。抗蚀剂29具有开口部29a～29g。各开口部29a～29c具有各宽度W5～W7。宽度W5比宽度W6大，宽度W6比宽度W7大。各开口部29d～29f具有相同宽度W8。开口部29a～29f的各宽度W5～W8以与后述的图25所示的工序中的热处理时的P型杂质离子的扩散深度相比变窄的方式设定。
接着，将抗蚀剂29作为掩膜在衬底50上表面注入P型杂质离子。之后，除去抗蚀剂29，对衬底50进行热处理。由此，注入到衬底50的上表面的P型杂质离子热扩散，如图25所示，形成各P型阱2、P型杂质区域23a～23c和18a～18c。各P型杂质区域23a～23c和18a～18c成为对应于各个开口部29a～29f的宽度W5～W8的P型杂质浓度。
之后，经过与图11～图14表示的实施方式2的制造方法大致相同的制造工序，本实施方式的半导体装置完成。
根据本实施方式的半导体装置及其制造方法，能够得到与实施方式7的半导体装置同样的效果。此外，从P型阱2侧朝向P型表面降场层18侧，P型缓冲区域23内部的平均的P型杂质浓度下降，由此能够有效地缓和P型阱2和P型表面降场层18的结部的电场集中。此外，因为P型杂质区域23a～23c在同一工序中形成，因此能够谋求制造工序的简略化。进而，在P型阱2、P型杂质区域18a～18c、P型杂质区域23a～23c在同一工序中形成的情况下，能够进一步谋求制造工序的简略化。
再有，上述实施方式1～8所述的结构和制造方法能够适宜地组合。此外，本发明的终端结构并不限定于是IGBT的终端结构，在IGBT之外，也能够应用于例如二极管或MOS晶体管等的元件的终端结构。
例如图27是示意地表示应用于沟槽IGBT型的元件结构的情况下的本发明的半导体装置的结构的剖面图。参照图27，在衬底50上表面的N型沟道截止区域4内，形成有与N型沟道截止电极12电连接的沟槽埋入层40、和绝缘膜41。由导电体构成的沟槽埋入层40被绝缘膜41包围。沟槽埋入层40和绝缘膜41从衬底50上表面起向N型杂质区域1内突出。
此外图28是示意地表示应用于具有N型载流子蓄积层的元件结构的情况下的本发明的半导体装置的结构的剖面图。参照图28，在衬底50上表面的N型杂质区域1内形成有P型杂质区域43，在衬底50上表面的P型杂质区域43内部形成有N型载流子蓄积层42。而且，在衬底50上表面的N型载流子蓄积层42的内部，形成有N型沟道截止区域4。此外，如图29所示，本发明也可以应用于沟槽IGBT型的、具有N型载流子蓄积层的元件结构。
图30是示意地表示应用于具有二极管和N型MOSFET的元件结构的情况下的本发明的半导体装置的结构的剖面图。参照图30，在衬底50下表面中，代替N型缓冲区域5和P型集电极区域6(图2)，形成有N型漏极(阴极)区域44。即使是图27～图30所示的结构，也能够得到本发明的效果。
对本发明详细地进行了说明和表示，但这只是为了举例表示，并不是限定，可以很明确地理解本发明的范围是通过本发明的技术方案所要求的范围来解释的。

Claims (20)

1.一种半导体装置，其中，具备：
衬底，具有主表面；
第一导电型的第一杂质区域，在所述衬底内形成；
第二导电型的表面降场层，在所述第一杂质区域内的所述主表面形成；
第二导电型的第二杂质区域，与所述表面降场层相比具有高杂质浓度，并且在所述第一杂质区域内的所述主表面中与所述表面降场层接触而形成；以及
多个场板，
在所述多个场板中至少一个与所述第一杂质区域电连接，并且在所述多个场板中至少另一个与所述第二杂质区域电连接，
所述多个场板包含下部场板和上部场板，所述下部场板能够在与所述衬底之间形成下部电容耦合，所述上部场板在与所述下部场板相比从所述衬底离开的位置形成，并且能够在与所述下部场板之间形成具有比所述下部电容耦合的电容大的电容的上部电容耦合。
2.根据权利要求1所述的半导体装置，其中，还具备：
下部介电膜，在所述衬底和所述下部场板之间形成；以及
上部介电膜，在所述下部场板和所述上部场板之间形成，并且由与所述下部介电膜不同材料构成。
3.根据权利要求2所述的半导体装置，其中，所述下部介电膜的厚度比所述上部介电膜的厚度大。
4.根据权利要求2所述的半导体装置，其中，所述上部介电膜的介电常数比所述下部介电膜的介电常数大。
5.根据权利要求4所述的半导体装置，其中，所述下部介电膜由氧化硅构成，并且所述上部介电膜由氮化硅构成。
6.根据权利要求1所述的半导体装置，其中，所述下部场板包含与所述第二杂质区域电连接的第一低压侧板，所述第一低压侧板在平面观察中超过所述主表面的所述表面降场层与所述第二杂质区域的边界线并向所述表面降场层侧延伸。
7.根据权利要求6所述的半导体装置，其中，所述下部场板还包含：第二低压侧板，在与所述第一低压侧板相比从所述第二杂质区域离开的一侧和所述第一低压侧板邻接；以及第三低压侧板，在与所述第二低压侧板相比从所述第二杂质区域离开的一侧和所述第二低压侧板邻接，所述第一低压侧板和所述第二低压侧板的距离，比所述第二低压侧板和所述第三低压侧板的距离大。
8.根据权利要求1所述的半导体装置，其中，所述下部场板包含与所述第一杂质区域电连接的第一高压侧板，所述第一高压侧板在平面观察中超过所述主表面的所述第一杂质区域和所述表面降场层的边界线并向所述表面降场层侧延伸。
9.根据权利要求8所述的半导体装置，其中，所述下部场板还包含：第二高压侧板，在与所述第一高压侧板相比接近所述第二杂质区域的一侧和所述第一高压侧板邻接；以及第三高压侧板，在与所述第二高压侧板相比接近所述第二杂质区域的一侧和所述第二高压侧板邻接，所述第一高压侧板和所述第二高压侧板的距离，比所述第二高压侧板和所述第三高压侧板的距离大。
10.根据权利要求1所述的半导体装置，其中，所述下部场板包含：第一低压侧下部板，最接近于所述主表面的所述表面降场层和所述第二杂质区域的边界线；以及第二低压侧下部板，在与所述第一低压侧下部板相比从所述第二杂质区域离开的一侧和所述第一低压侧下部板邻接，
以所述第一低压侧下部板和所述上部场板构成的电容元件的电容，是以所述第二低压侧下部板和所述上部场板构成的电容元件的电容以上。
11.根据权利要求10所述的半导体装置，其中，所述第一低压侧下部板的与所述上部场板相向的部分的表面积，是所述第二低压侧下部板的与所述上部场板相向的部分的表面积以上。
12.根据权利要求1所述的半导体装置，其中，所述下部场板包含：第一高压侧下部板，最接近于所述主表面的所述第一杂质区域和所述表面降场层的边界线；以及第二高压侧下部板，在与所述第一高压侧下部板相比接近于所述第二杂质区域的一侧与所述第一高压侧下部板邻接，
以所述第一高压侧下部板和所述上部场板构成的电容元件的电容，是以所述第二高压侧下部板和所述上部场板构成的电容元件的电容以上。
13.根据权利要求12所述的半导体装置，其中，所述第一高压侧下部板的与所述上部场板相向的部分的表面积，是所述第二高压侧下部板的与所述上部场板相向的部分的表面积以上。
14.根据权利要求1所述的半导体装置，其中，所述第二杂质区域包含：阱区域；以及缓冲区域，与所述阱区域和所述表面降场层接触而形成，并且与所述阱区域相比具有低杂质浓度，
所述主表面的所述缓冲区域的宽度比所述阱区域的深度大。
15.根据权利要求14所述的半导体装置，其中，所述缓冲区域包含：第二导电型的多个缓冲用杂质区域，在所述主表面排列，并且相互接触，
所述主表面的所述多个缓冲用杂质区域的各自的深度和杂质浓度，从所述阱区域朝向所述表面降场层减少。
16.根据权利要求1所述的半导体装置，其中，所述表面降场层包含：第二导电型的多个表面降场用杂质区域，在所述主表面排列，并且相互接触，
17.根据权利要求1所述的半导体装置，其中，所述第一杂质区域包含：第一导电型的第三杂质区域，与所述多个场板中的至少一个电连接，并且具有相对高的杂质浓度。
18.一种半导体装置的制造方法，其中，具备：
在具有主表面的衬底内形成第一导电型的第一杂质区域的工序；
在所述第一杂质区域内的所述主表面形成第二导电型的表面降场层的工序；
形成第二导电型的第二杂质区域的工序，该第二导电型的第二杂质区域在所述第一杂质区域内的所述主表面中与所述表面降场层接触、并与所述表面降场层相比具有高杂质浓度；以及
形成多个场板的工序，
在所述多个场板中至少一个与所述第一杂质区域电连接，并且在所述多个场板中至少另一个与所述第二杂质区域电连接，
所述多个场板包含下部场板和上部场板，所述下部场板能在与所述衬底之间形成下部电容耦合，所述上部场板在与所述下部场板相比从所述衬底离开的位置形成，并且能在与所述下部场板之间形成具有比所述下部电容耦合的电容大的电容的上部电容耦合。
19.根据权利要求18所述的半导体装置的制造方法，其中，
形成所述第二杂质区域的工序包含：形成阱区域的工序；以及形成缓冲区域的工序，该缓冲区域与所述阱区域和所述表面降场层接触而形成，并且与所述阱区域相比具有低杂质浓度，
形成所述缓冲区域的工序包含：形成在所述主表面排列、并且相互接触的第二导电型的多个缓冲用杂质区域的工序，
在同一工序中形成所述多个缓冲用杂质区域。
20.根据权利要求19所述的半导体装置的制造方法，其中，
形成所述表面降场层的工序包含：形成在所述主表面排列、并且相互接触的第二导电型的多个表面降场用杂质区域的工序，
在同一工序中形成所述阱区域、所述多个缓冲用杂质区域和所述多个表面降场用杂质区域。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104103683A (zh) * 2013-04-08 2014-10-15 三菱电机株式会社 半导体装置及其制造方法
CN104241347A (zh) * 2013-06-20 2014-12-24 株式会社东芝 半导体装置
CN104704635A (zh) * 2012-10-02 2015-06-10 三菱电机株式会社 半导体装置及其制造方法
CN105321996A (zh) * 2014-08-04 2016-02-10 株式会社东芝 半导体装置
CN105679731A (zh) * 2015-02-17 2016-06-15 三菱电机株式会社 半导体装置以及半导体模块
WO2017071378A1 (zh) * 2015-10-28 2017-05-04 无锡华润上华半导体有限公司 半导体器件耐压结构
JP2020068244A (ja) * 2018-10-23 2020-04-30 三菱電機株式会社 半導体装置、および、半導体装置の製造方法
CN112993006A (zh) * 2019-12-12 2021-06-18 珠海格力电器股份有限公司 一种终端结构、其制作方法及电子器件

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012134198A (ja) * 2010-12-20 2012-07-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5708124B2 (ja) * 2011-03-25 2015-04-30 三菱電機株式会社 半導体装置
JP5716619B2 (ja) * 2011-09-21 2015-05-13 トヨタ自動車株式会社 半導体装置
JP5783893B2 (ja) * 2011-12-16 2015-09-24 三菱電機株式会社 半導体装置
JP2013131569A (ja) * 2011-12-20 2013-07-04 Toyota Motor Corp 半導体装置
JP5640969B2 (ja) 2011-12-26 2014-12-17 三菱電機株式会社 半導体素子
US9385188B2 (en) 2012-01-12 2016-07-05 Toyota Jidosha Kabushiki Kaisha Semiconductor device with termination region having floating electrodes in an insulating layer
JP5729317B2 (ja) * 2012-01-25 2015-06-03 トヨタ自動車株式会社 半導体装置およびその製造方法
JP5783328B2 (ja) * 2012-05-28 2015-09-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2014038937A (ja) * 2012-08-16 2014-02-27 Mitsubishi Electric Corp 半導体装置
JP6053415B2 (ja) * 2012-09-19 2016-12-27 三菱電機株式会社 半導体装置
TWI550885B (zh) * 2012-10-31 2016-09-21 天鈺科技股份有限公司 半導體電容及具有該半導體電容的半導體裝置
JP6146097B2 (ja) * 2013-04-04 2017-06-14 三菱電機株式会社 半導体装置
JP2014236124A (ja) * 2013-06-03 2014-12-15 三菱電機株式会社 半導体装置、半導体装置の検査方法
JP6168961B2 (ja) 2013-10-10 2017-07-26 三菱電機株式会社 半導体装置
WO2017090183A1 (ja) * 2015-11-27 2017-06-01 サンケン電気株式会社 半導体装置
JP6726505B2 (ja) 2016-03-31 2020-07-22 ローム株式会社 半導体装置の製造方法
DE102016120301A1 (de) * 2016-10-25 2018-04-26 Infineon Technologies Ag Leistungshalbleitervorrichtungs-Abschlussstruktur
JP6910907B2 (ja) * 2017-09-25 2021-07-28 ルネサスエレクトロニクス株式会社 半導体装置
TWI635611B (zh) * 2017-09-25 2018-09-11 新唐科技股份有限公司 高壓半導體元件
JP7188009B2 (ja) * 2018-11-22 2022-12-13 サンケン電気株式会社 半導体装置
JP7142606B2 (ja) * 2019-06-04 2022-09-27 三菱電機株式会社 半導体装置
CN111092123A (zh) * 2019-12-10 2020-05-01 杰华特微电子（杭州）有限公司 横向双扩散晶体管及其制造方法
WO2024101006A1 (ja) * 2022-11-07 2024-05-16 ローム株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5455439A (en) * 1992-01-16 1995-10-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor device which moderates electric field concentration caused by a conductive film formed on a surface thereof
JP2002231944A (ja) * 2001-01-31 2002-08-16 Sanken Electric Co Ltd 電力用半導体装置
CN1632931A (zh) * 2004-12-23 2005-06-29 上海华虹（集团）有限公司 提高表面降场型ldmos器件耐压的工艺
CN101097947A (zh) * 2006-06-30 2008-01-02 株式会社东芝 半导体器件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5368581A (en) * 1976-12-01 1978-06-19 Hitachi Ltd Semiconductor device
US5969400A (en) * 1995-03-15 1999-10-19 Kabushiki Kaisha Toshiba High withstand voltage semiconductor device
GB9700923D0 (en) * 1997-01-17 1997-03-05 Philips Electronics Nv Semiconductor devices
JP3591301B2 (ja) * 1998-05-07 2004-11-17 富士電機デバイステクノロジー株式会社 半導体装置
JP4017258B2 (ja) * 1998-07-29 2007-12-05 三菱電機株式会社 半導体装置
JP2002261283A (ja) 2001-02-27 2002-09-13 Denso Corp 半導体装置
JP4731816B2 (ja) * 2004-01-26 2011-07-27 三菱電機株式会社 半導体装置
JP5070693B2 (ja) * 2005-11-11 2012-11-14 サンケン電気株式会社 半導体装置
JP4973238B2 (ja) * 2007-02-28 2012-07-11 三菱電機株式会社 半導体装置
JP4367508B2 (ja) * 2007-03-13 2009-11-18 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP4895890B2 (ja) * 2007-03-29 2012-03-14 三菱電機株式会社 横型高耐圧素子を有する半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5455439A (en) * 1992-01-16 1995-10-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor device which moderates electric field concentration caused by a conductive film formed on a surface thereof
JP2002231944A (ja) * 2001-01-31 2002-08-16 Sanken Electric Co Ltd 電力用半導体装置
CN1632931A (zh) * 2004-12-23 2005-06-29 上海华虹（集团）有限公司 提高表面降场型ldmos器件耐压的工艺
CN101097947A (zh) * 2006-06-30 2008-01-02 株式会社东芝 半导体器件

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104704635A (zh) * 2012-10-02 2015-06-10 三菱电机株式会社 半导体装置及其制造方法
CN104103683A (zh) * 2013-04-08 2014-10-15 三菱电机株式会社 半导体装置及其制造方法
CN104241347A (zh) * 2013-06-20 2014-12-24 株式会社东芝 半导体装置
US9653557B2 (en) 2013-06-20 2017-05-16 Kabushiki Kaisha Toshiba Semiconductor device
CN104241347B (zh) * 2013-06-20 2017-10-31 株式会社东芝 半导体装置
CN105321996A (zh) * 2014-08-04 2016-02-10 株式会社东芝 半导体装置
CN105679731A (zh) * 2015-02-17 2016-06-15 三菱电机株式会社 半导体装置以及半导体模块
WO2017071378A1 (zh) * 2015-10-28 2017-05-04 无锡华润上华半导体有限公司 半导体器件耐压结构
JP2020068244A (ja) * 2018-10-23 2020-04-30 三菱電機株式会社 半導体装置、および、半導体装置の製造方法
JP7061948B2 (ja) 2018-10-23 2022-05-02 三菱電機株式会社 半導体装置、および、半導体装置の製造方法
CN112993006A (zh) * 2019-12-12 2021-06-18 珠海格力电器股份有限公司 一种终端结构、其制作方法及电子器件

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