JP2017157673A - 半導体装置 - Google Patents

Abstract

【課題】破壊耐量を向上できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第２導電形の第４半導体領域と、ゲート電極と、第１電極と、第２電極と、第２導電形の第５半導体領域と、第２導電形の第６半導体領域と、第２導電形の第７半導体領域と、第１導電形の第８半導体領域と、第３電極と、を有する。第３半導体領域は、第１部分と第２部分とを有する。第５半導体領域は、第１電極と第２電極との間において第２部分の上に設けられている。第６半導体領域は、第５半導体領域の上に選択的に設けられている。第６半導体領域は、第５半導体領域よりも高い第２導電形のキャリア濃度を有する。第３電極は、第１電極、第２電極、第４半導体領域、第６半導体領域、および第８半導体領域と電気的に接続されている。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

ＩＧＢＴ(Insulated Gate Bipolar Transistor)などの半導体装置は、電力変換等の用途に用いられる。半導体装置が組み込まれる回路には、出力側で意図しない短絡が生じた場合に備えて、半導体装置を保護するための保護回路が設けられる。しかし、短絡が生じてから保護回路が動作するまでの間、半導体装置には大きな電流が流れ、半導体装置が破壊される場合がある。このため、半導体装置の一時的な大電流に対する耐量（短絡耐量）は、高いことが望ましい。

特開２０１５−１３８７８９号公報

本発明が解決しようとする課題は、短絡耐量を向上できる半導体装置を提供することである。

実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第２導電形の第４半導体領域と、ゲート電極と、第１電極と、第２電極と、第２導電形の第５半導体領域と、第２導電形の第６半導体領域と、第２導電形の第７半導体領域と、第１導電形の第８半導体領域と、第３電極と、を有する。
前記第３半導体領域は、第１部分と第２部分とを有する。前記第１部分は、前記第１半導体領域の上に設けられている。前記第２部分は、前記第２半導体領域の上に設けられている。
前記第４半導体領域は、前記第１部分の上に選択的に設けられている。
前記ゲート電極は、前記第２部分の上にゲート絶縁層を介して設けられている。
前記第１電極は、前記第２部分の上に第１絶縁層を介して設けられている。
前記第２電極は、前記第２部分の上に第２絶縁層を介して設けられている。前記第２電極は、前記ゲート電極と前記第１電極との間に位置する。
前記第５半導体領域は、前記第１電極と前記第２電極との間において前記第２部分の上に設けられている。
前記第６半導体領域は、前記第５半導体領域の上に選択的に設けられている。前記第６半導体領域は、前記第５半導体領域よりも高い第２導電形のキャリア濃度を有する。
前記第７半導体領域は、前記ゲート電極と前記第２電極との間において前記第２部分の上に設けられている。
前記第８半導体領域は、前記第７半導体領域の上に選択的に設けられている。
前記第３電極は、前記第４半導体領域、前記第６半導体領域、および前記第８半導体領域の上に設けられている。前記第３電極は、前記第１電極、前記第２電極、前記第４半導体領域、前記第６半導体領域、および前記第８半導体領域と電気的に接続されている。

実施形態に係る半導体装置の一部を表す斜視断面図である。 図１の一部を平面視した際の様子を表す平面図である。 図１の一部を平面視した際の様子を表す平面図である。 図３のＡ−Ａ’断面を含む、実施形態に係る半導体装置の一部の断面図である。 実施形態に係る半導体装置の製造工程を表す工程断面図である。 実施形態に係る半導体装置の製造工程を表す工程断面図である。 実施形態の第１変形例に係る半導体装置の一部を表す斜視断面図である。 実施形態の第２変形例に係る半導体装置の一部を表す斜視断面図である。 図８の一部を平面視した際の様子を表す平面図である。 図８の一部を平面視した際の様子を表す平面図である。

以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｎ⁻形半導体領域４からエミッタ電極５２に向かう方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直であり相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。
以下の説明において、ｎ^＋、ｎ、ｎ⁻及びｐ^＋、ｐ、ｐ⁻の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。

図１〜図４を用いて、実施形態に係る半導体装置の一例について説明する。
図１は、実施形態に係る半導体装置１００の一部を表す斜視断面図である。
図２および図３は、図１の一部を平面視した際の様子を表す平面図である。
図４は、図３のＡ−Ａ’断面を含む、実施形態に係る半導体装置１００の一部の断面図である。
なお、図２では、絶縁層４０、プラグ４１、プラグ４２、およびエミッタ電極５２が省略されている。
図３では、絶縁層４０およびエミッタ電極５２が省略されている。

半導体装置１００は、ＲＣ−ＩＧＢＴ(Reverse Conducting Insulated-Gate Bipolar Transistor)である。
図１〜図４に表すように、半導体装置１００は、ｎ^＋形（第１導電形）カソード領域１（第１半導体領域）と、ｐ^＋形（第２導電形）コレクタ領域２（第２半導体領域）と、ｎ形バッファ領域３と、ｎ⁻形半導体領域４（第３半導体領域）と、ｐ形アノード領域５（第９半導体領域）と、ｐ^＋形アノード領域６（第４半導体領域）と、ｐ形ベース領域７と、ｐ^＋形コンタクト領域８（第６半導体領域）と、ｎ^＋形エミッタ領域９（第８半導体領域）と、ｐ^＋形コンタクト領域１０と、ゲート電極２０と、ゲート絶縁層２１と、フィールドプレート電極（以下ＦＰ電極という）３０と、絶縁層３１と、絶縁層４０（第３絶縁層）と、プラグ４１（第１金属部）と、プラグ４２と、コレクタ電極５１と、エミッタ電極５２（第３電極）と、を有する。

図１に表すように、半導体装置１００は、ダイオード領域Ｒ１と、ＩＧＢＴ領域Ｒ２と、を有する。
コレクタ電極５１は、ダイオード領域Ｒ１およびＩＧＢＴ領域Ｒ２において、半導体装置１００の下面に設けられている。
ｎ^＋形カソード領域１は、ダイオード領域Ｒ１において、コレクタ電極５１の上に設けられている。
ｐ^＋形コレクタ領域２は、ＩＧＢＴ領域Ｒ２において、コレクタ電極５１の上に設けられている。
ｎ^＋形カソード領域１およびｐ^＋形コレクタ領域２は、コレクタ電極５１と電気的に接続されている。

ｎ形バッファ領域３は、ｎ^＋形カソード領域１およびｐ^＋形コレクタ領域２の上に設けられている。
ｎ⁻形半導体領域４は、ｎ形バッファ領域３の上に設けられている。ｎ⁻形半導体領域４は、ダイオード領域Ｒ１に設けられた第１部分４ａと、ＩＧＢＴ領域Ｒ２に設けられた第２部分４ｂと、を有する。

ＦＰ電極３０は、第１部分４ａおよび第２部分４ｂの上に、絶縁層３１を介して設けられている。ＦＰ電極３０は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
ｐ形アノード領域５は、第１部分４ａの上において、隣り合うＦＰ電極３０同士の間に設けられている。
ｐ^＋形アノード領域６は、ｐ形アノード領域５の上に選択的に設けられている。ｐ^＋形アノード領域６は、図２に表すように、Ｙ方向において互いに離間して複数設けられている。

図１に表すように、ゲート電極２０は、第２部分４ｂの上にゲート絶縁層２１を介して設けられている。ゲート電極２０は、Ｘ方向においてＦＰ電極３０と離間しており、Ｙ方向に延びている。また、１つのゲート電極２０と複数のＦＰ電極３０とが、Ｘ方向において交互に設けられている。
なお、図１に表すように、一部のゲート電極２０が、ダイオード領域Ｒ１とＩＧＢＴ領域Ｒ２との境界部分に位置していてもよい。また、ゲート電極２０同士の間に設けられるＦＰ電極３０の数は任意である。

ｐ形ベース領域７は、第２部分４ｂの上に複数設けられている。
より具体的には、複数のｐ形ベース領域７の一部は、隣り合うＦＰ電極３０同士の間（第１電極と第２電極との間）に設けられたｐ形ベース領域７Ａ（第５半導体領域）である。
複数のｐ形ベース領域７の他の一部は、ゲート電極２０とＦＰ電極３０（第２電極）との間に設けられたｐ形ベース領域７Ｂ（第７半導体領域）である。

ｐ^＋形コンタクト領域８は、図２に表すように、ｐ形ベース領域７Ａの上に選択的に設けられている。また、ｐ^＋形コンタクト領域８は、Ｙ方向において、互いに離間して複数設けられている。
ｎ^＋形エミッタ領域９およびｐ^＋形コンタクト領域１０は、ｐ形ベース領域７Ｂの上に選択的に設けられている。ｎ^＋形エミッタ領域９とｐ^＋形コンタクト領域１０とは、Ｙ方向において交互に設けられている。

図１に表すように、絶縁層４０は、ｐ^＋形アノード領域６、ｐ^＋形コンタクト領域８、ｎ^＋形エミッタ領域９、ｐ^＋形コンタクト領域１０、ゲート電極２０、およびＦＰ電極３０の上に設けられている。
プラグ４１および４２は、絶縁層４０中に、互いに離間して設けられている。プラグ４１および４２は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。

図１および図３に表すように、プラグ４１は、ｐ^＋形コンタクト領域８の上に設けられ、ｐ^＋形コンタクト領域８に接している。また、プラグ４１は、ｐ^＋形コンタクト領域８と同様に、Ｙ方向において互いに離間して複数設けられている。
すなわち、プラグ４１は、ｐ^＋形コンタクト領域８のみと接し、ｐ^＋形コンタクト領域８同士の間に設けられたｐ形ベース領域７Ａとは接していない。

ここで、図４を用いて、プラグ４１近傍の構造についてより具体的に説明する。
ＦＰ電極３０同士の間のｐ形ベース領域７Ａは、Ｙ方向において互いに離間した第３部分７ｃおよび第４部分７ｄを有する。そして、ｐ^＋形コンタクト領域８は、Ｙ方向において第３部分７ｃと第４部分７ｄとの間に設けられている。
また、絶縁層４０は、第３部分７ｃの上に設けられた第１絶縁部分４０ａと、第４部分７ｄの上に設けられた第２絶縁部分４０ｂと、を有する。
プラグ４１は、Ｙ方向において第１絶縁部分４０ａと第２絶縁部分４０ｂとの間に設けられている。

これに対して、プラグ４２は、図３に表すように、Ｙ方向に延びている。
ダイオード領域Ｒ１において、プラグ４２（第２金属部）は、ｐ形アノード領域５およびｐ^＋形アノード領域６およびＦＰ電極３０の上に設けられ、これらの半導体領域と接している。具体的には、プラグ４２は、ｐ形アノード領域５とショットキー接合を形成し、ｐ^＋形アノード領域６とオーミック接触している。

ＩＧＢＴ領域Ｒ２において、複数のプラグ４２の一部は、ｎ^＋形エミッタ領域９およびｐ^＋形コンタクト領域１０の上に設けられ、これらの半導体領域と接している。
複数のプラグ４２の他の一部は、ＦＰ電極３０の上に設けられ、ＦＰ電極３０と接している。

図１に表すように、エミッタ電極５２は、絶縁層４０の上に設けられている。
プラグ４１および４２の上端は、エミッタ電極５２に接している。すなわち、エミッタ電極５２は、プラグ４１および４２を介して、ｐ形アノード領域５、ｐ^＋形アノード領域６、ｐ^＋形コンタクト領域８、ｎ^＋形エミッタ領域９、ｐ^＋形コンタクト領域１０、およびＦＰ電極３０と電気的に接続されている。

ここで、図２を参照して、ｐ^＋形アノード領域６、ｐ^＋形コンタクト領域８、ｎ^＋形エミッタ領域９、およびｐ^＋形コンタクト領域１０の、それぞれの長さの関係の一例について説明する。
ｎ^＋形エミッタ領域９のＹ方向における長さＬ２およびｐ^＋形コンタクト領域１０のＹ方向における長さＬ３のそれぞれは、ｐ^＋形コンタクト領域８のＹ方向における長さＬ１よりも短く、ｐ^＋形アノード領域６のＹ方向における長さＬ４よりも長い。
隣り合うｐ^＋形コンタクト領域８同士の間のＹ方向における距離Ｄ１は、隣り合うｐ^＋形アノード領域６同士の間のＹ方向における距離Ｄ２よりも長い。また、距離Ｄ２は、長さＬ１〜Ｌ４のそれぞれよりも長い。

次に、半導体装置１００の動作について説明する。
コレクタ電極５１に、エミッタ電極５２に対して正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が印加されると、半導体装置１００のＩＧＢＴ領域Ｒ２がオン状態となる。このとき、ｐ形ベース領域７Ｂのゲート絶縁層２１近傍の領域にチャネル（反転層）が形成される。電子は、このチャネルを通ってｎ^＋形エミッタ領域９からｎ⁻形半導体領域４に注入され、正孔は、ｐ^＋形コレクタ領域２からｎ⁻形半導体領域４に注入される。
その後、ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域７Ｂにおけるチャネルが消滅し、ＩＧＢＴ領域Ｒ２がオフ状態になる。

ここで、例えば、複数の半導体装置１００によってフルブリッジ回路が構成されている場合を考える。この場合、回路中のある半導体装置１００がオン状態からオフ状態に切り替わると、この半導体装置１００に接続された負荷のインダクタンス成分により、他の半導体装置１００のエミッタ電極５２にサージ電圧が加わる。エミッタ電極５２にサージ電圧が印加されると、半導体装置１００のダイオード領域Ｒ１が動作し、ｐ^＋形アノード領域６からｎ^＋形カソード領域１に向けて正孔電流が流れる。

次に、各構成要素の材料の一例を説明する。
ｎ^＋形カソード領域１、ｐ^＋形コレクタ領域２、ｎ形バッファ領域３、ｎ⁻形半導体領域４、ｐ形アノード領域５、ｐ^＋形アノード領域６、ｐ形ベース領域７、ｐ^＋形コンタクト領域８、ｎ^＋形エミッタ領域９、およびｐ^＋形コンタクト領域１０は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンを含む場合、ｎ形不純物としては、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物としては、ボロンを用いることができる。
ゲート電極２０およびＦＰ電極３０は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層２１、絶縁層３１、および絶縁層４０は、酸化シリコンなどの絶縁材料を含む。
プラグ４１および４２は、チタンやタングステンなどの金属を含む。
コレクタ電極５１およびエミッタ電極５２は、アルミニウムやニッケルなどの金属を含む。

次に、図５および図６を用いて、実施形態に係る半導体装置１００の製造方法の一例について説明する。
図５および図６は、実施形態に係る半導体装置１００の製造工程を表す工程断面図である。

まず、ｎ⁻形半導体層４Ｓからなる半導体基板を用意する。次に、ｎ⁻形半導体層４Ｓの表面にｐ形不純物をイオン注入し、ｐ形半導体領域を形成する。続いて、このｐ形半導体領域を貫通し、ｎ⁻形半導体層４Ｓに達する複数のトレンチＴ１を形成する。トレンチＴ１により、ｐ形半導体領域が、Ｘ方向において複数に分断される。このとき、図５（ａ）に表すように、複数のｐ形半導体領域の一部が、ｐ形アノード領域５に対応し、他の一部がｐ形ベース領域７Ａおよび７Ｂに対応する。

次に、熱酸化により、トレンチＴ１の内壁およびｐ形半導体領域の上面に絶縁層ＩＬ１を形成する。続いて、絶縁層ＩＬ１の上に導電層を形成する。この導電層をエッチバックすることで、トレンチＴ１の内部に、ゲート電極２０およびＦＰ電極３０が形成される。続いて、ｎ形不純物およびｐ形不純物を選択的にイオン注入することで、図５（ｂ）に表すように、ｐ^＋形アノード領域６、ｐ^＋形コンタクト領域８、ｎ^＋形エミッタ領域９、およびｐ^＋形コンタクト領域１０（不図示）を形成する。

次に、絶縁層ＩＬ１の上に、ゲート電極２０およびＦＰ電極３０を覆う絶縁層ＩＬ２を形成する。続いて、図６（ａ）に表すように、絶縁層ＩＬ２を貫通する複数のトレンチＴ２およびＴ３を形成する。このとき、トレンチＴ２は、プラグ４１の形状に対応して形成され、トレンチＴ３は、プラグ４２の形状に対応して形成される。この工程により、トレンチＴ２を通して、ｐ^＋形コンタクト領域８の上面が露出する。また、トレンチＴ３を通して、ｐ^＋形アノード領域６、ｎ^＋形エミッタ領域９、ｐ^＋形コンタクト領域１０、およびＦＰ電極３０の上面が露出する。

次に、トレンチＴ２およびＴ３を金属材料で埋め込み、エッチバックする。これにより、プラグ４１および４２が形成される。続いて、絶縁層４０の上に金属層を形成し、この金属層をパターニングすることで、図６（ｂ）に表すように、エミッタ電極５２が形成される。

次に、ｎ⁻形半導体層４Ｓが所定の厚みになるまで、ｎ⁻形半導体層４Ｓの裏面を研削する。続いて、ｎ⁻形半導体層４Ｓの裏面に、ｎ形不純物およびｐ形不純物を順次イオン注入し、ｎ形バッファ領域３、ｎ^＋形カソード領域１、およびｐ^＋形コレクタ領域２を形成する。その後、ｎ⁻形半導体層４Ｓの裏面にコレクタ電極５１を形成することで、図１〜図４に表す半導体装置１００が得られる。

ここで、本実施形態による作用および効果について説明する。
上述した通り、ｐ^＋形コンタクト領域８は、ＩＧＢＴ領域Ｒ２に設けられている。しかし、半導体装置１００がダイオード動作した際には、ｐ^＋形アノード領域６に加えてｐ^＋形コンタクト領域８からも、正孔がｎ⁻形半導体領域４に注入される。
この点について、本実施形態では、ｐ^＋形コンタクト領域８をｐ形ベース領域７Ａの上に選択的に設け、ｐ^＋形コンタクト領域８の面積を減少させている。このような構成によれば、ダイオード動作時のｎ⁻形半導体領域４への正孔の注入量を減少させ、半導体装置のダイオード動作からのリカバリー時間を短縮させることが可能となる。

ｐ^＋形コンタクト領域８をｐ形ベース領域７Ａの上に選択的に設ける場合、プラグ４１をｐ形ベース領域７Ａおよびｐ^＋形コンタクト領域８の両方の上に設けることが考えられる。この場合、プラグ４１は、ｐ形不純物濃度が相対的に低いｐ形ベース領域７Ａとショットキー接合を形成し、ｐ形不純物濃度が相対的に高いｐ^＋形コンタクト領域８とはオーミック接触する。
このような半導体装置のＩＧＢＴ領域Ｒ２がオン状態のときに、当該半導体装置が接続された回路において出力側で短絡が生じると、コレクタ電極５１に通常よりも大きな電圧が印加される。このとき、コレクタ電極５１からエミッタ電極５２に向けて、プラグ４１とｐ形ベース領域７Ａとの間のショットキー接合を通して大きなリーク電流が流れ、半導体装置が破壊される可能性がある。
これに対して、本実施形態に係る半導体装置１００では、プラグ４１がｐ^＋形コンタクト領域８の上に設けられている。すなわち、プラグ４１とｐ形ベース領域７との間ではショットキー接合が形成されていない。このため、半導体装置１００が接続された回路において短絡が生じた場合でも、コレクタ電極５１からエミッタ電極５２に向けて流れるリーク電流を低減し、半導体装置が破壊される可能性を低減することができる。
すなわち、本実施形態によれば、半導体装置のダイオード動作からのリカバリー時間を短縮しつつ、短絡耐量を向上させることが可能となる。

また、本実施形態に係る半導体装置１００では、ｐ形アノード領域５の上に選択的にｐ^＋形アノード領域６が設けられている。このように、ｐ^＋形アノード領域６の面積を減少させることで、ダイオード動作時のｎ⁻形半導体領域４への正孔の注入量を減少させ、リカバリー時間を短縮させることができる。
このとき、プラグ４２は、ｐ形アノード領域５およびｐ^＋形アノード領域６の上に設けられることが望ましい。プラグ４２は、ｐ形アノード領域５とショットキー接合を形成し、ｐ^＋形アノード領域６とオーミック接触している。このような構造を採用することで、ｎ⁻形半導体領域４への正孔の注入量を抑制しつつ、正孔をｐ形アノード領域５を通して排出することができ、半導体装置のダイオード動作からのリカバリー時間をさらに短縮することが可能となる。

（第１変形例）
図７を用いて、実施形態の第１変形例に係る半導体装置の一例について説明する。
図７は、実施形態の第１変形例に係る半導体装置１１０の一部を表す斜視断面図である。

図７に表すように、半導体装置１１０では、ダイオード領域Ｒ１において、隣り合うＦＰ電極３０同士の間に、ｐ⁻形アノード領域５が設けられている。また、ＩＧＢＴ領域Ｒ２において、隣り合うＦＰ電極３０同士の間にｐ⁻形ベース領域７Ａが設けられ、ゲート電極２０とＦＰ電極３０との間にｐ形ベース領域７Ｂが設けられている。
すなわち、半導体装置１１０では、一部のｐ形半導体領域におけるｐ形不純物濃度が、半導体装置１００に比べて低下している。
このような構造においても、半導体装置１００と同様に、半導体装置のダイオード動作におけるリカバリー時間を短縮しつつ、短絡耐量を向上させることが可能である。

また、ｐ⁻形ベース領域７Ａのｐ形不純物濃度を、ｐ形ベース領域７Ｂのｐ形不純物濃度よりも低くすることで、半導体装置のダイオード動作時におけるｎ⁻形半導体領域４への正孔の注入量を低減し、半導体装置のダイオード動作からのリカバリー時間をさらに短縮することが可能となる。

（第２変形例）
図８は、実施形態の第２変形例に係る半導体装置１２０の一部を表す斜視断面図である。
図９および図１０は、図８の一部を平面視した際の様子を表す平面図である。
なお、図９では、絶縁層４０、プラグ４１〜４３、およびエミッタ電極５２が省略されている。
図１０では、絶縁層４０、プラグ４２、およびエミッタ電極５２が省略されている。

半導体装置１２０では、図８に表すように、複数のｐ^＋形コンタクト領域８の一部は、ダイオード領域Ｒ１の近くに設けられたｐ^＋形コンタクト領域８Ａであり、他の一部は、ダイオード領域Ｒ１から離れて設けられたｐ^＋形コンタクト領域８Ｂである。
すなわち、ｐ^＋形コンタクト領域８Ａは、Ｘ方向において、ｐ^＋形コンタクト領域８Ｂとダイオード領域Ｒ１との間に位置している。

図９に表すように、ｐ^＋形コンタクト領域８Ａは、隣り合うＦＰ電極３０同士の間において、Ｙ方向に互いに離間して複数設けられている。これに対して、ｐ^＋形コンタクト領域８Ｂは、隣り合うＦＰ電極３０同士の間をＹ方向に延びている。

図８および図１０に表すように、ｐ^＋形コンタクト領域８Ａの上には、プラグ４１が設けられている。プラグ４１は、ｐ^＋形コンタクト領域８Ａと同様に、Ｙ方向に互いに離間して複数設けられている。これに対して、プラグ４３は、Ｙ方向に延びている。

本変形例によれば、ダイオード領域Ｒ１に近い領域では、ｐ形ベース領域７Ａの上にｐ^＋形コンタクト領域８Ａが選択的に設けられているため、半導体装置１２０のダイオード動作時におけるｐ^＋形コンタクト領域８Ａからの正孔の注入が抑制される。
一方、ダイオード領域Ｒ１から離れた領域では、ｐ形ベース領域７Ａの上に、Ｙ方向に延びるｐ^＋形コンタクト領域８Ｂが設けられている。このため、半導体装置１２０のＩＧＢＴ領域Ｒ２がオン状態からオフ状態に切り替わった際のｎ⁻形半導体領域４からの正孔の排出が、ｐ^＋形コンタクト領域８Ｂを通して効率的に行われる。
すなわち、本変形例によれば、半導体装置１００に比べて、ダイオード動作のリカバリー時間の増長を抑制しつつ、ＩＧＢＴ動作のリカバリー時間を短縮することが可能となる。

なお、本変形例において、第１変形例と同様に、ｐ形ベース領域７Ａに代えてｐ⁻形ベース領域７Ａを設け、ｐアノード領域５に代えてｐ⁻形アノード領域５を設けることも可能である。

以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ^＋形カソード領域１、ｐ^＋形コレクタ領域２、ｎ形バッファ領域３、ｎ⁻形半導体領域４、ｐ形アノード領域５、ｐ^＋形アノード領域６、ｐ形ベース領域７、ｐ^＋形コンタクト領域８、ｎ^＋形エミッタ領域９、ｐ^＋形コンタクト領域１０、ゲート電極２０、ゲート絶縁層２１、フィールドプレート電極３０、絶縁層３１、絶縁層４０、プラグ４１〜４３、コレクタ電極５１、エミッタ電極５２などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１００〜１２０…半導体装置、 １…ｎ^＋形カソード領域、 ２…ｐ^＋形コレクタ領域、 ３…ｎ形バッファ領域、 ４…ｎ⁻形半導体領域、 ５…ｐ形アノード領域、 ６…ｐ^＋形アノード領域、 ７…ｐ形ベース領域、 ８…ｐ^＋形コンタクト領域、 ９…ｎ^＋形エミッタ領域、 １０…ｐ^＋形コンタクト領域、 ２０… ゲート電極、 ３０…ＦＰ電極、 ４１〜４３…プラグ、 ５１…コレクタ電極、 ５２…エミッタ電極、 Ｒ１…ダイオード領域、 Ｒ２…ＩＧＢＴ領域

Claims (7)

1. 第１導電形の第１半導体領域と、
   第２導電形の第２半導体領域と、
   前記第１半導体領域の上に設けられた第１部分と、前記第２半導体領域の上に設けられた第２部分と、を有する第１導電形の第３半導体領域と、
   前記第１部分の上に選択的に設けられた第２導電形の第４半導体領域と、
   前記第２部分の上にゲート絶縁層を介して設けられたゲート電極と、
   前記第２部分の上に第１絶縁層を介して設けられた第１電極と、
   前記第２部分の上に第２絶縁層を介して設けられ、前記ゲート電極と前記第１電極との間に位置する第２電極と、
   前記第１電極と前記第２電極との間において前記第２部分の上に設けられた第２導電形の第５半導体領域と、
   前記第５半導体領域の上に選択的に設けられ、前記第５半導体領域よりも高い第２導電形のキャリア濃度を有する第２導電形の第６半導体領域と、
   前記ゲート電極と前記第２電極との間において前記第２部分の上に設けられた第２導電形の第７半導体領域と、
   前記第７半導体領域の上に選択的に設けられた第１導電形の第８半導体領域と、
   前記第４半導体領域、前記第６半導体領域、および前記第８半導体領域の上に設けられ、前記第１電極、前記第２電極、前記第４半導体領域、前記第６半導体領域、および前記第８半導体領域と電気的に接続された第３電極と、
   を備えた半導体装置。
2. 前記第４半導体領域、前記第６半導体領域、および前記第８半導体領域の上に設けられた第３絶縁層と、
   前記第３絶縁層中に設けられ、前記第６半導体領域の上に位置する第１金属部と、
   をさらに備え、
   前記第３電極は、前記第３絶縁層の上に設けられ、
   前記第３電極は、前記第１金属部を介して前記第６半導体領域と電気的に接続された請求項１記載の半導体装置。
3. 前記第３半導体領域から前記第３電極に向かう第１方向と、前記第２半導体領域から前記第１半導体領域に向かう第２方向と、に対して垂直な第３方向において、前記第６半導体領域は、前記第５半導体領域の一部と、前記第５半導体領域の他の一部と、の間に設けられた請求項２記載の半導体装置。
4. 前記第５半導体領域の前記一部の上には、前記第３絶縁層の一部が設けられ、
   前記第５半導体領域の前記他の一部の上には、前記第３絶縁層の他の一部が設けられ、
   前記第１金属部は、前記第３方向において、前記第３絶縁層の前記一部と、前記第３絶縁層の前記他の一部と、の間に設けられた請求項３記載の半導体装置。
5. 前記第１部分の上に設けられた第２導電形の第９半導体領域をさらに備え、
   前記第４半導体領域は、前記第９半導体領域の上に選択的に設けられ、
   前記第４半導体領域における第２導電形のキャリア濃度は、前記第９半導体領域における第２導電形のキャリア濃度よりも高い請求項２〜４のいずれか１つに記載の半導体装置。
6. 前記第３絶縁層中に設けられ、前記第４半導体領域の上および前記第９半導体領域の上に位置する第２金属部をさらに備え、
   前記第３電極は、前記第２金属部を介して前記第４半導体領域および前記第９半導体領域と電気的に接続された請求項５記載の半導体装置。
7. 前記第５半導体領域における第２導電形のキャリア濃度は、前記第７半導体領域における第２導電形のキャリア濃度よりも低い請求項１〜６のいずれか１つに記載の半導体装置。

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