JP4091595B2 - 半導体装置 - Google Patents
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Description
第1の入力端子と第2の入力端子との間に直列に接続された第1のキャパシタンス素子と、
前記第1の入力端子と前記第2の入力端子との間に直列に接続された第1のスイッチ素子及び第2のスイッチ素子と、
前記第1の入力端子と前記第2の入力端子との間に直列に接続された第3のスイッチ素子及び第4のスイッチ素子と、
前記第1のスイッチ素子と前記第2のスイッチ素子との接続点が接続された第1のノードと、前記第3のスイッチ素子と前記第4のスイッチ素子との接続点が接続された第2のノードとに一次側が接続され、前記第5のスイッチ素子と前記第6のスイッチ素子との接続点が接続された第3のノードと、前記第7のスイッチ素子と前記第8のスイッチ素子との接続点が接続された第4のノードとに二次側が接続されたトランスと、
第1の出力端子と第2の出力端子との間に直列に接続された第2のキャパシタンス素子と、
前記第1の出力端子と前記第2の出力端子との間に直列に接続された第5のスイッチ素子及び第6のスイッチ素子と、
前記第1の出力端子と前記第2の出力端子との間に直列に接続された第7のスイッチ素子及び第8のスイッチ素子と、
前記第1のスイッチ素子と並列に、前記第1の入力端子にカソード、前記第1のノードにアノードが接続された第1のダイオードと、
前記第2のスイッチ素子と並列に、前記第1のノードにカソード、前記第2の入力端子にアノードが接続された第2のダイオードと、
前記第3のスイッチ素子と並列に、前記第1の入力端子にカソード、前記第2のノードにアノードが接続された第3のダイオードと、
前記第4のスイッチ素子と並列に、前記第2のノードにカソード、前記第2の入力端子にアノードが接続された第4のダイオードと、
前記第5のスイッチ素子と並列に、前記第1の出力端子にカソード、前記第3のノードにアノードが接続された第5のダイオードと、
前記第6のスイッチ素子と並列に、前記第3のノードにカソード、前記第2の出力端子にアノードが接続された第6のダイオードと、
前記第7のスイッチ素子と並列に、前記第1の出力端子にカソード、前記第4のノードにアノードが接続された第7のダイオードと、
前記第8のスイッチ素子と並列に、前記第4のノードにカソード、前記第2の出力端子にアノードが接続された第8のダイオードと、
前記第1乃至第8のスイッチ素子のそれぞれのオン/オフ動作を制御するスイッチング制御回路と、
を備え、
前記第1〜第8のスイッチ素子はそれぞれ、
第1導電型半導体基板の一方の表面部分に形成された第1の第1導電型半導体層の一方の表面部分に選択的に形成された第1の第2導電型半導体層と、
前記第2導電型半導体層の表面部分に形成された第2の第1導電型半導体層と、
前記第2の第1導電型半導体層と前記第1の第2導電型半導体層とに電気的に接続された第1の主電極と、
前記第1導電型半導体基板の他方の表面部分に形成された、前記第1導電型半導体基板より不純物濃度が低い第3の第1導電型半導体層と、
前記第3の第1導電型半導体層に電気的に接続された第2の主電極と、
前記第2の第1導電型半導体層、前記第1の第2導電型半導体層及び前記第1の第1導電型半導体層の表面上に絶縁膜を介して形成された制御電極とを有し、前記第2の主電極と前記第3の第1導電型半導体層との接合がショットキー接合であるMOSFETを含むことを特徴とする。
第1の入力端子と第2の入力端子との間に直列に接続された第1のキャパシタンス素子と、
前記第1の入力端子と前記第2の入力端子との間に直列に接続された第1のスイッチ素子及び第2のスイッチ素子と、
前記第1の入力端子と前記第2の入力端子との間に直列に接続された第3のスイッチ素子及び第4のスイッチ素子と、
前記第1のスイッチ素子と前記第2のスイッチ素子との接続点が接続された第1のノードと、前記第3のスイッチ素子と前記第4のスイッチ素子との接続点が接続された第2のノードとに一次側が接続され、前記第5のスイッチ素子と前記第6のスイッチ素子との接続点が接続された第3のノードと、前記第7のスイッチ素子と前記第8のスイッチ素子との接続点が接続された第4のノードとに二次側が接続されたトランスと、
第1の出力端子と第2の出力端子との間に直列に接続された第2のキャパシタンス素子と、
前記第1の出力端子と前記第2の出力端子との間に直列に接続された第5のスイッチ素子及び第6のスイッチ素子と、
前記第1の出力端子と前記第2の出力端子との間に直列に接続された第7のスイッチ素子及び第8のスイッチ素子と、
前記第1のスイッチ素子と並列に、前記第1の入力端子にカソード、前記第1のノードにアノードが接続された第1のダイオードと、
前記第2のスイッチ素子と並列に、前記第1のノードにカソード、前記第2の入力端子にアノードが接続された第2のダイオードと、
前記第3のスイッチ素子と並列に、前記第1の入力端子にカソード、前記第2のノードにアノードが接続された第3のダイオードと、
前記第4のスイッチ素子と並列に、前記第2のノードにカソード、前記第2の入力端子にアノードが接続された第4のダイオードと、
前記第5のスイッチ素子と並列に、前記第1の出力端子にカソード、前記第3のノードにアノードが接続された第5のダイオードと、
前記第6のスイッチ素子と並列に、前記第3のノードにカソード、前記第2の出力端子にアノードが接続された第6のダイオードと、
前記第7のスイッチ素子と並列に、前記第1の出力端子にカソード、前記第4のノードにアノードが接続された第7のダイオードと、
前記第8のスイッチ素子と並列に、前記第4のノードにカソード、前記第2の出力端子にアノードが接続された第8のダイオードと、
前記第1乃至第8のスイッチ素子のそれぞれのオン/オフ動作を制御するスイッチング制御回路と、
を備え、
前記第1〜第8のスイッチ素子はそれぞれ、
第1導電型半導体基板の一方の表面部分に形成された第1の第1導電型半導体層の一方の表面部分に選択的に形成された第1の第2導電型半導体層と、
前記第2導電型半導体層の表面部分に形成された第2の第1導電型半導体層と、
前記第2の第1導電型半導体層と前記第1の第2導電型半導体層とに電気的に接続された第1の主電極と、
前記第1導電型半導体基板の他方の表面部分に形成された第2の第2導電型半導体層と、
前記第2の第2導電型半導体層に電気的に接続された第2の主電極と、
前記第2の第1導電型半導体層、前記第1の第2導電型半導体層及び前記第1の第1導電型半導体層の表面上に絶縁膜を介して形成された制御電極とを有し、前記第2の主電極と前記第2の第2導電型半導体層との接合がショットキー接合であり、前記第1導電型半導体基板が前記第1の第1導電型半導体層より厚いMOSFETを含むことを特徴とする。
図1に、本発明の実施の形態1の構成を示す。
電流がダイオードD1の順方向に流れる場合、ダイオードD21の逆耐圧がダイオードD1の順方向電圧以下であると、ダイオードD21にアバランシェ電流が流れ、その結果MOSFETにソースからドレインの方向に電流が流れるため、MOSFETのボディダイオードに電流が流れることになる。このような現象を回避するためには、上記(1)式が成立しなければならない。
MOSFETがオフ状態にあり、ドレインからソースの方向に電圧が印加されている場合、MOSFETの順方向耐圧はダイオードD21の逆方向耐圧より大きい必要がある。
MOSFETがオフ状態にあり、ドレインからソースの方向に電圧が印加されている場合、MOSFETの順方向耐圧よりダイオードD1の逆方向耐圧が高いと、MOSFETにおいてアバランシェ電流が流れる。即ち、サスティニング状態をMOSFET側で起こさせる。これは、ダイオードD1よりMOSFETの方がチップ面積が大きく熱抵抗が小さいため、アバランシェ電流が流れる際の発熱をMOSFETで持たせた方が破壊耐量が大きくなるためである。よって、上記(3)式は必須ではないが成り立つことが望ましい。
図4の縦断面図に、順方向導通状態におけるMOSFETの動作を示す。また、図5の横軸にドレインからソースに至る深さ方向を示し、縦軸にドリフト層とショットキー接合層SHのポテンシャル(eV)を示す。
図6の縦断面図に、MOSFETが順方向非導通状態であるときの動作を示し、このときのポテンシャルを図7に示す。
図8の縦断面図に、MOSFETが逆方向阻止状態であるときの動作を示し、図9にこのときのポテンシャルを示す。
本発明の実施の形態2による半導体装置について説明する。装置全体の回路構成は図1に示されたものと同様であり、説明を省略する。
本発明の実施の形態3による半導体装置について説明する。装置全体の回路構成は図1に示されたものと同様であり、説明を省略する。
本発明の実施の形態4による半導体装置について説明する。装置全体の回路構成は図1に示されたものと同様であり、説明を省略する。
OUT1、OUT2、出力端子
C1、C2 キャパシタンス素子
M1〜M4、M11〜M14 MOSFET(スイッチ素子)
D1〜D4、D11〜D14 ダイオード
T1 トランス
Claims (4)
- 第1の入力端子と第2の入力端子との間に直列に接続された第1のキャパシタンス素子と、
前記第1の入力端子と前記第2の入力端子との間に直列に接続された第1のスイッチ素子及び第2のスイッチ素子と、
前記第1の入力端子と前記第2の入力端子との間に直列に接続された第3のスイッチ素子及び第4のスイッチ素子と、
前記第1のスイッチ素子と前記第2のスイッチ素子との接続点が接続された第1のノードと、前記第3のスイッチ素子と前記第4のスイッチ素子との接続点が接続された第2のノードとに一次側が接続され、前記第5のスイッチ素子と前記第6のスイッチ素子との接続点が接続された第3のノードと、前記第7のスイッチ素子と前記第8のスイッチ素子との接続点が接続された第4のノードとに二次側が接続されたトランスと、
第1の出力端子と第2の出力端子との間に直列に接続された第2のキャパシタンス素子と、
前記第1の出力端子と前記第2の出力端子との間に直列に接続された第5のスイッチ素子及び第6のスイッチ素子と、
前記第1の出力端子と前記第2の出力端子との間に直列に接続された第7のスイッチ素子及び第8のスイッチ素子と、
前記第1のスイッチ素子と並列に、前記第1の入力端子にカソード、前記第1のノードにアノードが接続された第1のダイオードと、
前記第2のスイッチ素子と並列に、前記第1のノードにカソード、前記第2の入力端子にアノードが接続された第2のダイオードと、
前記第3のスイッチ素子と並列に、前記第1の入力端子にカソード、前記第2のノードにアノードが接続された第3のダイオードと、
前記第4のスイッチ素子と並列に、前記第2のノードにカソード、前記第2の入力端子にアノードが接続された第4のダイオードと、
前記第5のスイッチ素子と並列に、前記第1の出力端子にカソード、前記第3のノードにアノードが接続された第5のダイオードと、
前記第6のスイッチ素子と並列に、前記第3のノードにカソード、前記第2の出力端子にアノードが接続された第6のダイオードと、
前記第7のスイッチ素子と並列に、前記第1の出力端子にカソード、前記第4のノードにアノードが接続された第7のダイオードと、
前記第8のスイッチ素子と並列に、前記第4のノードにカソード、前記第2の出力端子にアノードが接続された第8のダイオードと、
前記第1乃至第8のスイッチ素子のそれぞれのオン/オフ動作を制御するスイッチング制御回路と、
を備え、
前記第1〜第8のスイッチ素子はそれぞれ、
第1導電型半導体基板の一方の表面部分に形成された第1の第1導電型半導体層の一方の表面部分に選択的に形成された第1の第2導電型半導体層と、
前記第2導電型半導体層の表面部分に形成された第2の第1導電型半導体層と、
前記第2の第1導電型半導体層と前記第1の第2導電型半導体層とに電気的に接続された第1の主電極と、
前記第1導電型半導体基板の他方の表面部分に形成された、前記第1導電型半導体基板より不純物濃度が低い第3の第1導電型半導体層と、
前記第3の第1導電型半導体層に電気的に接続された第2の主電極と、
前記第2の第1導電型半導体層、前記第1の第2導電型半導体層及び前記第1の第1導電型半導体層の表面上に絶縁膜を介して形成された制御電極とを有し、前記第2の主電極と前記第3の第1導電型半導体層との接合がショットキー接合であるMOSFETを含むことを特徴とする半導体装置。 - 第1の入力端子と第2の入力端子との間に直列に接続された第1のキャパシタンス素子と、
前記第1の入力端子と前記第2の入力端子との間に直列に接続された第1のスイッチ素子及び第2のスイッチ素子と、
前記第1の入力端子と前記第2の入力端子との間に直列に接続された第3のスイッチ素子及び第4のスイッチ素子と、
前記第1のスイッチ素子と前記第2のスイッチ素子との接続点が接続された第1のノードと、前記第3のスイッチ素子と前記第4のスイッチ素子との接続点が接続された第2のノードとに一次側が接続され、前記第5のスイッチ素子と前記第6のスイッチ素子との接続点が接続された第3のノードと、前記第7のスイッチ素子と前記第8のスイッチ素子との接続点が接続された第4のノードとに二次側が接続されたトランスと、
第1の出力端子と第2の出力端子との間に直列に接続された第2のキャパシタンス素子と、
前記第1の出力端子と前記第2の出力端子との間に直列に接続された第5のスイッチ素子及び第6のスイッチ素子と、
前記第1の出力端子と前記第2の出力端子との間に直列に接続された第7のスイッチ素子及び第8のスイッチ素子と、
前記第1のスイッチ素子と並列に、前記第1の入力端子にカソード、前記第1のノードにアノードが接続された第1のダイオードと、
前記第2のスイッチ素子と並列に、前記第1のノードにカソード、前記第2の入力端子にアノードが接続された第2のダイオードと、
前記第3のスイッチ素子と並列に、前記第1の入力端子にカソード、前記第2のノードにアノードが接続された第3のダイオードと、
前記第4のスイッチ素子と並列に、前記第2のノードにカソード、前記第2の入力端子にアノードが接続された第4のダイオードと、
前記第5のスイッチ素子と並列に、前記第1の出力端子にカソード、前記第3のノードにアノードが接続された第5のダイオードと、
前記第6のスイッチ素子と並列に、前記第3のノードにカソード、前記第2の出力端子にアノードが接続された第6のダイオードと、
前記第7のスイッチ素子と並列に、前記第1の出力端子にカソード、前記第4のノードにアノードが接続された第7のダイオードと、
前記第8のスイッチ素子と並列に、前記第4のノードにカソード、前記第2の出力端子にアノードが接続された第8のダイオードと、
前記第1乃至第8のスイッチ素子のそれぞれのオン/オフ動作を制御するスイッチング制御回路と、
を備え、
前記第1〜第8のスイッチ素子はそれぞれ、
第1導電型半導体基板の一方の表面部分に形成された第1の第1導電型半導体層の一方の表面部分に選択的に形成された第1の第2導電型半導体層と、
前記第2導電型半導体層の表面部分に形成された第2の第1導電型半導体層と、
前記第2の第1導電型半導体層と前記第1の第2導電型半導体層とに電気的に接続された第1の主電極と、
前記第1導電型半導体基板の他方の表面部分に形成された第2の第2導電型半導体層と、
前記第2の第2導電型半導体層に電気的に接続された第2の主電極と、
前記第2の第1導電型半導体層、前記第1の第2導電型半導体層及び前記第1の第1導電型半導体層の表面上に絶縁膜を介して形成された制御電極とを有し、前記第2の主電極と前記第2の第2導電型半導体層との接合がショットキー接合であり、前記第1導電型半導体基板が前記第1の第1導電型半導体層より厚いMOSFETを含むことを特徴とする半導体装置。 - 前記第1〜第8のダイオードはそれぞれ、
前記第1の主電極にアノード、前記第2の主電極にカソードが接続されたショットキーバリアダイオードであることを特徴とする請求項1又は2記載の半導体装置。 - 前記第1〜第8のスイッチング素子を構成する前記MOSFETと、対応する前記第1〜第8のダイオードとは、それぞれ同一パッケージ内において同一リードフレーム上に搭載されていることを特徴とする請求項1乃至3にいずれかに記載の半導体装置。
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