JP2013251465A - 半導体装置 - Google Patents
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Abstract
【課題】ゲート−ドレイン間容量を低減させ、かつオン時におけるコレクタ電流の時間変化率di/dtを低減することができる半導体装置を提供すること。
【解決手段】n-型ドリフト層1となる半導体基板の第1主面には、突起状半導体領域2が設けられている。突起状半導体領域2の内部には、p型ベース層3およびn++型エミッタ層4が設けられている。p型ベース層3は、突起状半導体領域2の側面において、n++型エミッタ層4とn-型ドリフト層1とに挟まれている。隣り合う突起状半導体領域2の間において、ゲート電極7は、ゲート絶縁膜6を介してp型ベース層3の、n++型エミッタ層4とn-型ドリフト層1とに挟まれた部分に対向する。ダミーゲート電極9は、突起状半導体領域2を挟んでゲート電極7と離れて設けられ、ダミーゲート絶縁膜8を介してn-型ドリフト層1に対向する。ダミーゲート電極9は、エミッタ電極10に接続されている。
【選択図】図1
【解決手段】n-型ドリフト層1となる半導体基板の第1主面には、突起状半導体領域2が設けられている。突起状半導体領域2の内部には、p型ベース層3およびn++型エミッタ層4が設けられている。p型ベース層3は、突起状半導体領域2の側面において、n++型エミッタ層4とn-型ドリフト層1とに挟まれている。隣り合う突起状半導体領域2の間において、ゲート電極7は、ゲート絶縁膜6を介してp型ベース層3の、n++型エミッタ層4とn-型ドリフト層1とに挟まれた部分に対向する。ダミーゲート電極9は、突起状半導体領域2を挟んでゲート電極7と離れて設けられ、ダミーゲート絶縁膜8を介してn-型ドリフト層1に対向する。ダミーゲート電極9は、エミッタ電極10に接続されている。
【選択図】図1
Description
この発明は、半導体装置に関する。
従来、電力変換装置などに使用されるパワー半導体装置として、半導体基板の主面から突起した半導体領域(以下、突起状半導体領域とする)に1つのMOS(金属−酸化膜−半導体からなる絶縁ゲート)構造が形成された凸状の断面構造(以下、凸型セル構造とする)を有するIGBT(絶縁ゲート型バイポーラトランジスタ)が公知である。このような凸型セル構造を備えた半導体装置として、半導体基板における素子周辺部において、ガードリング部と連接部の境界部には段差が設けられ、素子部に対し周辺部は段差を境にしてウエハ基準面より一段低くなっている装置が提案されている(例えば、下記特許文献1参照。)。
このような凸型セル構造のIGBTとして、1つの突起状半導体領域に1つのMOS構造のエミッタの層構造(以下、凸型エミッタ構造とする)のみを設けたIGBTが公知である。図12は、従来の半導体装置を示す断面図である。図12に示す従来の凸型エミッタ構造のIGBTでは、n-型ドリフト層101となる半導体基板の第1主面から突起した半導体領域(突起状半導体領域)102の内部に、p型ベース層103、n++型エミッタ層104およびp+型コンタクト層105のみが互いに接するように設けられている。突起状半導体領域102の側面において、p型ベース層103は、n++型エミッタ層104とn-型ドリフト層101とに挟まれている。
突起状半導体領域102の側面から当該側面に連続する半導体基板の第1主面にわたって、p型ベース層103の、n++型エミッタ層104とn-型ドリフト層101とに挟まれた部分を覆うようにデバイス表面の大部分に、ゲート絶縁膜106を介してゲート電極107が設けられている。エミッタ電極108は、n++型エミッタ層104およびp+型コンタクト層105に接し、かつ層間絶縁膜109によってゲート電極107と電気的に絶縁されている。半導体基板の第2主面(不図示)には、コレクタ層およびコレクタ電極が設けられている。
凸型エミッタ構造とすることにより、エミッタ側の表面積に対するp型ベース層103の面積比率が小さくなるため、IE(Injection Enhancement:注入促進)効果が向上し、オン電圧が低減する。また、p型ベース層103の面積比率が小さくなるため、p型ベース層103の面積比率を低く維持したままセルピッチが縮小される。これにより、チップ内に組み込まれるセル数を増やすことができるため、1セルあたりで負担すべき電流値が減少する。また、セルピッチが縮小されることにより、n-型ドリフト層101の、ゲート電極107に対向する電子が蓄積される領域(電子蓄積層)の幅が減少する。したがって、電子蓄積層内における電圧降下が減少し、電子蓄積層から電子が注入されやすくなる。
また、半導体基板の第1主面の突起状半導体領域102以外の部分は、半導体基板の第1主面に沿ってゲート電極107が設けられたプレーナゲート構造となっている。このため、半導体基板の第1主面の突起状半導体領域102以外の部分をトレンチゲート構造とする場合に比べて、ゲート絶縁膜106を介してゲート電極107が対向する半導体領域の面積が小さくなり、ゲート−ドレイン間容量が低減される。
このような凸型エミッタ構造の半導体装置として、第1の主面と第2の主面とを有する第1導電型の半導体基板と、前記第1の主面に形成された第2導電型の第1不純物層と、前記第1不純物層から前記半導体基板にかけて形成された第1溝部と、前記第1溝部の内表面を覆うように形成されたゲート絶縁膜と、前記第1溝部を充填するように導電体によって形成されたゲート電極と、を有するゲートトレンチと、前記第1不純物層の表面近傍において、前記ゲートトレンチを挟むように形成された1対の第1導電型の不純物領域と、前記第1の主面を覆うように形成され、前記ゲートトレンチに対して絶縁膜を介在して、前記第1導電型の不純物領域と前記第1不純物層とに電気的に接続された第1主電極層と、前記第2の主面に形成された第2導電型の第2不純物層と、前記第2不純物層の表面に形成された第2主電極層と、を備え、前記ゲートトレンチは所定のピッチで複数設けられ、前記ゲートトレンチによって挟まれた位置には、前記第1不純物層から前記半導体基板にかけて形成された第2溝部、前記第2溝部の内表面を覆うように形成された絶縁膜および前記第2溝部を充填し、前記第1主電極層と電気的に接続された第2電極を有するエミッタトレンチを含む装置が提案されている(例えば、下記特許文献1参照。)。
また、別の装置として、n型半導体基板の表面に、複数の並行トレンチと、該並行トレンチ間に前記トレンチより幅の狭い突起状半導体領域を有し、該突起状半導体領域に、p型ベース層と該p型ベース層の表面側のn++領域を備え、前記突起状半導体領域の側壁にはゲート絶縁膜を介してゲート電極を有する装置が提案されている(例えば、下記特許文献2参照。)。
また、別の装置として、n型シリコン半導体基板の一方の主面側の主電流が流れる活性領域に、所定のピッチで直交する格子状線パターンの交差点に相当する位置を中心に、円形または長円形のリング状表面と、該リング状表面側から下層に向かってn型エミッタ領域とp型ベース層との積層を有するリング状の突起状半導体領域を有し、該突起状半導体領域が、前記直交する格子状線パターンに囲まれる領域の50%未満の面積比となる大きさで配置され、前記活性領域内の前記突起状半導体領域以外の領域は前記p型ベース層より深い位置に達する凹部が設けられ、前記突起状半導体領域の外周側の凹部側壁にはゲート絶縁膜を介してゲート電極を備える装置が提案されている(例えば、下記特許文献3参照。)。
しかしながら、上述した特許文献1〜3では、IE効果を向上させるためにデバイス表面の大部分がゲート電極107で覆われているため、ゲート電極107のコレクタ電極に対向する部分の面積が大きくなる。したがって、ゲート−ドレイン間容量の低減には限界があり、スイッチング動作を高速化させることが難しいという問題がある。
また、デバイス表面の大部分がゲート電極107で覆われているため、オン時にn-型ドリフト層101の、ゲート電極107に対向する部分の電位が上昇したときに、n-型ドリフト層101内の空間電荷分布がゲート電極107による電界の影響を受けて変化する。そして、ゲート電極107の、n-型ドリフト層101に対向する部分に変位電流が流れ込む。この変位電流は放電電流としてゲート駆動回路(不図示)へと流れるため、ゲート端子からゲート電極107までの直流抵抗であるゲート抵抗(不図示)に電圧降下が生じ、ゲート電圧が上昇する。
ゲート電圧が上昇することによりコレクタ電流が急上昇するため、コレクタ電流の時間変化率di/dtが増大する。それによって、例えばIGBTをブリッジ接続して構成したインバータ回路(不図示)において、対向アームに逆並列に接続され負荷電流を還流させる還流ダイオード(FWD:Free Wheeling Diode)の電流減少率が大きくなり、還流ダイオードの逆回復ピーク電流が増大する。これにより、逆回復ピーク電流の時間変化率di/dtが増大し、還流ダイオードにかかるサージ電圧が上昇する。このため、還流ダイオードの逆回復波形の振動によりノイズが増大したり、過電圧により還流ダイオードが破壊に至るという問題がある。
この発明は、上述した従来技術による問題点を解消するため、ゲート−ドレイン間容量を低減させることができる半導体装置を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、オン時におけるコレクタ電流の時間変化率を低減することができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第1導電型の半導体基板の第1主面には、突起状の第2導電型の第1半導体領域が設けられている。第1半導体領域の内部には、半導体基板の第1主面から離れて、第1導電型の第2半導体領域が設けられている。第1半導体領域の、第2半導体領域と半導体基板とに挟まれた部分には、絶縁膜を介して制御電極が設けられている。第1主電極は、第1半導体領域および第2半導体領域に接する。半導体基板の第1主面には、絶縁膜を介してフィールドプレート電極が設けられている。また、フィールドプレート電極は、制御電極から離れて設けられている。フィールドプレート電極は、第1主電極と同電位である。半導体基板の第2主面には、第2導電型の第3半導体領域が設けられている。第2主電極は、第3半導体領域に接する。
また、この発明にかかる半導体装置は、上述した発明において、制御電極とフィールドプレート電極とは、第1半導体領域を挟んで配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、第1半導体領域は、半導体基板の第1主面に複数設けられている。そして、制御電極は、隣り合う第1半導体領域の対向する側面に跨って設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、制御電極は、隣り合う第1半導体領域の間の、半導体基板の第1主面に、絶縁膜を介して設けられていることを特徴とする。
上述した発明によれば、フィールドプレート電極が第1主電極電位とすることにより、半導体基板の第1主面に絶縁膜を介して設けられた電極のうち、ゲート電位をもつ電極を制御電極のみとすることができる。これにより、ゲート電位をもつ電極の第2主電極に対向する部分の面積を小さくすることができ、ゲート−ドレイン間容量を低減させることができる。したがって、ゲート電位をもつ電極に蓄積される電荷量を少なくすることができ、スイッチング動作を高速化することができる。これにより、高いスイッチング周波数で回路を動作させることができる。
また、上述した発明によれば、ゲート電位をもつ電極のコレクタに対向する部分の面積を小さくすることができるため、オン時に、制御電極を介してゲート駆動回路へ流れ込む変位電流を低減することができる。これにより、変位電流によって生じるゲート抵抗の両端部間の電位差を小さくすることができ、ゲート電圧の上昇を抑制することができる。したがって、コレクタ電流が上昇することを抑制することができる。また、ゲート抵抗両端部間の電位差を小さくすることによりコレクタ電流が上昇することを抑制することができるため、ゲート抵抗の抵抗値を変更するだけでコレクタ電流の上昇率を制御することができる。
また、上述した発明によれば、制御電極とフィールドプレート電極とを突起状の第1半導体領域を挟むように離して設けることにより、フィールドプレート電極電位による、ドリフト層の、制御電極に対向する部分への悪影響を抑制することができ、ゲート電圧の上昇を抑制することができる。
本発明にかかる半導体装置によれば、ゲート−ドレイン間容量を低減することができるという効果を奏する。また、本発明にかかる半導体装置によれば、オン時におけるコレクタ電流の時間変化率を低減することができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
(実施の形態)
図1は、実施の形態にかかる半導体装置を示す断面図である。図1に示す実施の形態にかかる半導体装置は、n-型ドリフト層1となる半導体基板の第1主面から突起した半導体領域(突起状半導体領域)2に1つのMOS構造のエミッタの層構造(凸型エミッタ構造)を設けたIGBTである。図1に示す実施の形態にかかる凸型エミッタ構造のIGBTにおいて、n-型ドリフト層1となるn型の半導体基板の第1主面には、複数の突起状半導体領域2が互いに離れて設けられている。複数の突起状半導体領域2は、例えば、突起状半導体領域2が並ぶ方向と直交する方向に延びるストライプ状に配置されるのが好ましい。図1では、隣り合う2つの突起状半導体領域2近傍の断面構造のみを示す。
図1は、実施の形態にかかる半導体装置を示す断面図である。図1に示す実施の形態にかかる半導体装置は、n-型ドリフト層1となる半導体基板の第1主面から突起した半導体領域(突起状半導体領域)2に1つのMOS構造のエミッタの層構造(凸型エミッタ構造)を設けたIGBTである。図1に示す実施の形態にかかる凸型エミッタ構造のIGBTにおいて、n-型ドリフト層1となるn型の半導体基板の第1主面には、複数の突起状半導体領域2が互いに離れて設けられている。複数の突起状半導体領域2は、例えば、突起状半導体領域2が並ぶ方向と直交する方向に延びるストライプ状に配置されるのが好ましい。図1では、隣り合う2つの突起状半導体領域2近傍の断面構造のみを示す。
突起状半導体領域2の頂点部は、平坦面となっている。突起状半導体領域2の側面は、隣り合う突起状半導体領域2の間における半導体基板の第1主面に対して斜度を有していてもよい。具体的には、例えば、突起状半導体領域2は、頂点部側から半導体基板側に向かって広がった台形状の断面形状を有していてもよい。突起状半導体領域2の側面と、隣り合う突起状半導体領域2の間における半導体基板の第1主面とのなす角度(劣角)θは、例えば150度以下が好ましく、さらに好適には90度に近いほどよい。その理由は、次の通りである。
突起状半導体領域2の側面と、隣り合う突起状半導体領域2の間における半導体基板の第1主面とのなす角度θが180度に近づくほど、突起状半導体領域2の側面の頂点部平坦面に対する勾配が緩やかになるため、突起状半導体領域2の頂点部側に対する半導体基板側の面積比率が大きくなる。したがって、突起状半導体領域2の頂点部平坦面(エミッタ側)の面積が小さい場合でも、エミッタ側の表面積に対する後述するp型ベース層3の面積比率が大きくなる。これにより、コレクタ側(半導体基板の第2主面側)に比べてエミッタ側の平均キャリア濃度が減少し、IE効果が低減してしまうからである。
各突起状半導体領域2には、それぞれ1つのMOS構造のエミッタの層構造のみが設けられている。1つの突起状半導体領域2を挟むように1つのMOS構造(以下、単位セルとする)が構成される。具体的には、突起状半導体領域2の内部には、それぞれ頂点部側の表面層にp型ベース層(第1半導体領域)3が設けられている。p型ベース層3は、突起状半導体領域2のほぼ全体に、突起状半導体領域2の一方の側面から他方の側面にわたって設けられている。すなわち、突起状半導体領域2は、n-型ドリフト層1に接する突起状のp型ベース層3で構成されている。
p型ベース層3の内部には、突起状半導体領域2の頂点部側の表面層にn++型エミッタ層(第2半導体領域)4が設けられている。n++型エミッタ層4の不純物濃度は、n-型ドリフト層1の不純物濃度よりも高い。また、p型ベース層3の内部には、n++型エミッタ層4に接し、p型ベース層3を貫通してn-型ドリフト層1に達するp+型コンタクト層5が設けられている。p+型コンタクト層5の不純物濃度は、p型ベース層3の不純物濃度よりも高い。
p+型コンタクト層5は、突起状半導体領域2の片方の側面に達するように設けられている。したがって、1つの突起状半導体領域2内において、一方の側面にはp型ベース層3が露出され、他方の側面にはp+型コンタクト層5が露出されている。そして、1つの突起状半導体領域2(図1に符号2−1で示す)のp型ベース層3が露出する側面側に隣り合う突起状半導体領域2(図1に符号2−2で示す)の、突起状半導体領域2−1側の側面には、p型ベース層3が露出する。
すなわち、隣り合う突起状半導体領域2内のp型ベース層3どうしが対向する状態と、p+型コンタクト層5どうしが対向する場合とが、突起状半導体領域2が並ぶ方向に交互にあらわれる。p+型コンタクト層5は、p型ベース層3と後述するエミッタ電極10とのコンタクト抵抗を低減する。また、p+型コンタクト層5は、寄生サイリスタの動作によるラッチアップを防止する。各突起状半導体領域2の内部に設けられたp型ベース層3、n++型エミッタ層4およびp+型コンタクト層5は、それぞれ、例えば突起状半導体領域2が並ぶ方向と直交する方向に延びるストライプ状に配置されるのが好ましい。
p型ベース層3の、n++型エミッタ層4とn-型ドリフト層1とに挟まれた部分には、ゲート絶縁膜6を介してゲート電極7(制御電極)が設けられている。ゲート電極7は、隣り合う突起状半導体領域2−1,2−2の対向する側面間に跨って設けられている。すなわち、ゲート電極7は、ゲート絶縁膜6を介して、突起状半導体領域2−1,2−2の対向する側面に露出する各p型ベース層3と、隣り合う突起状半導体領域2−1,2−2の間に露出するn-型ドリフト層1とに対向する。
突起状半導体領域2のp+型コンタクト層5が露出する側面から当該側面に連続する半導体基板の第1主面にわたって、ダミーゲート絶縁膜8を介してダミーゲート電極(フィールドプレート電極)9が設けられている。すなわち、ダミーゲート電極9は、突起状半導体領域2−1,2−2の対向する側面に対して反対側の各側面に、それぞれダミーゲート絶縁膜8を介して、p+型コンタクト層5およびn-型ドリフト層1と対向するように設けられている。
それによって、隣り合う突起状半導体領域2の間には、突起状半導体領域2が並ぶ方向にゲート電極7およびダミーゲート電極9が交互に配置されている。したがって、ゲート電極7とダミーゲート電極9との間に突起状半導体領域2が配置され、ダミーゲート電極9は、突起状半導体領域2によってゲート電極7と分離されている。ダミーゲート電極9は、エミッタ電極10と接続され、エミッタ電位を有する。ゲート電極7およびダミーゲート電極9は、例えば、突起状半導体領域2が並ぶ方向と直交する方向に延びるストライプ状に配置されるのが好ましい。
突起状半導体領域2の頂点部には、n++型エミッタ層4を貫通してp+型コンタクト層5に達する溝により段差部15が設けられている。段差部15は、隣り合う突起状半導体領域2−1,2−2の対向する側面に対して反対側の側面側の頂点部に設けられている。段差部15の底面には、p+型コンタクト層5が露出されている。エミッタ電極(第1主電極)10は、段差部15を介してn++型エミッタ層4およびp+型コンタクト層5に接し、p+型コンタクト層5を介してp型ベース層3に電気的に接続されている。さらに、エミッタ電極10は、ダミーゲート電極9に接続されている。また、エミッタ電極10は、層間絶縁膜11によってゲート電極7と電気的に絶縁されている。
n-型ドリフト層1となる半導体基板の第2主面には、p型コレクタ層(第3半導体領域)13が設けられている。n-型ドリフト層1とp型コレクタ層13との間には、n型バッファ層12が設けられている。n型バッファ層12は、n-型ドリフト層1およびp型コレクタ層13に接する。n型バッファ層12の不純物濃度は、n-型ドリフト層1の不純物濃度よりも高い。コレクタ電極(第2主電極)14は、p型コレクタ層13に接する。
次に、図1に示す実施の形態にかかる半導体装置の動作について説明する。IGBTのターンオン動作は、次の通りである。オフ状態において、ゲート電極7をエミッタ電極10に対して同電位にした状態で、コレクタ電極14をエミッタ電極10に対して高電位にする。この状態では、n-型ドリフト層1とp型ベース層3との間の逆バイアス接合により、その逆耐電圧以下ではn-型ドリフト層1とp型ベース層3とのpn接合から空乏層が伸び、IGBTは阻止状態となる。そして、この状態で、ゲート電極7をエミッタ電極10に対して高電位にすることにより、ゲート電極7に電荷が蓄積され始める。同時に、p型ベース層3の、ゲート絶縁膜6に接する領域に、n型に反転したnチャネル領域(図示せず)が形成される。
n++型エミッタ層4とn-型ドリフト層1の間にnチャネル領域が形成されると、このnチャネル領域を通る通路では、逆バイアス接合が消える。したがって、エミッタ電極10からn++型エミッタ層4およびnチャネル領域を通ってn-型ドリフト層1に、電子が注入される。この電子の注入が起こると、コレクタ側のpn接合が順バイアスされるので、p型コレクタ層13からn-型ドリフト層1に、少数キャリアである正孔が注入される。正孔がn-型ドリフト層1に注入されると、n-型ドリフト層1においてキャリアについての中性条件を保つために多数キャリアである電子濃度が高くなり、n-型ドリフト層1の抵抗が低くなる、いわゆる伝導度変調が起こる。このときにコレクタ電極14とエミッタ電極10の間に流れる電流による電圧降下が、オン電圧である。
半導体基板の第1主面に絶縁膜(ゲート絶縁膜6およびダミーゲート絶縁膜8)を介して設けられた電極(ゲート電極7およびダミーゲート電極9)のうち、ダミーゲート電極9はエミッタ電位となっている。このため、ゲート−ドレイン間容量に寄与する部分は、ゲート電極7とコレクタ電極14とに挟まれた部分のみとなる。このため、従来のように半導体基板の第1主面の大部分がゲート電極で覆われている場合に比べて、ゲート電極7のコレクタ電極14に対向する部分の面積が小さくなる。これにより、従来よりもゲート電極7に蓄積される電荷が少なくなり、ターンオン時、n-型ドリフト層1の第1主面側の電位の上昇により生じる変位電流の電流値を小さくすることができる。したがって、従来よりもゲート電極7を介してゲート駆動回路へ流れ込む変位電流を少なくすることができ、ゲート電圧の上昇を抑制することができる。
一方、IGBTのターンオフ動作は、次の通りである。オン状態において、エミッタ電極10とゲート電極7の間の電圧が閾値以下になると、ゲート電極7に蓄積されていた電荷がゲート抵抗を介してゲート駆動回路へ放電される。それによって、p型ベース層3においてn型に反転していたチャネル領域がp型に戻り、nチャネル領域がなくなる。したがって、エミッタ電極10からn-型ドリフト層1への電子の供給がなくなる。しかし、n-型ドリフト層1内に蓄積されている電子および正孔がそれぞれコレクタ電極14およびエミッタ電極10へ掃き出されるか、または、再結合して消滅するまで、電流が流れ続ける。そして、n-型ドリフト層1内の電子と正孔が消滅した後に電流が流れなくなり、IGBTがオフ状態となる。
次に、図1に示す実施の形態にかかる半導体装置の製造方法について説明する。図2〜5,7〜10は、実施の形態にかかる製造途中の半導体装置を示す断面図である。図6は、実施の形態にかかる製造途中の半導体装置を示す平面図である。例えば、1200V耐圧クラスのフィールドストップ(FS)型IGBTを作製(製造)する場合を例に説明する。まず、例えば、(100)面を第1主面とし、比抵抗60Ωcm程度のn-型のFZシリコン(FZ−Si)基板1−1を用意する。次に、図2に示すように、FZシリコン基板1−1の第1主面に、例えば熱酸化法により熱酸化膜21を350Å程度の厚さで成長させる。
次に、熱酸化膜21を介して、FZシリコン基板1−1の第1主面に例えばリン(P)イオンを注入する。このときのイオン注入条件は、例えば、ドーズ量1.0×1013cm-2とし、加速エネルギー100KeVとしてもよい。次に、熱処理によりFZシリコン基板1−1の第1主面に添加したリンを熱拡散(ドライブ・イン)させ、FZシリコン基板1−1の第1主面の表面層に、FZシリコン基板1−1よりも不純物濃度が高い表面n層1−2を形成する。
次に、図3に示すように、熱酸化膜21を介して、FZシリコン基板1−1の第1主面に例えば砒素(As)イオンを注入する。このときのイオン注入条件は、例えば、ドーズ量4.0×1015cm-2とし、加速エネルギー120KeVとしてもよい。次に、熱アニール処理によりFZシリコン基板1−1の第1主面に導入した砒素を活性化し、表面n層1−2の熱酸化膜21側の表面層に、表面n層1−2よりも不純物濃度が高いn++型エミッタ層4を0.2μm程度の厚さで形成する。
次に、図4に示すように、熱酸化膜21を介して、FZシリコン基板1−1の第1主面に例えばボロン(B)イオンを注入する。このときのイオン注入条件は、例えば、ドーズ量9.0×1013cm-2とし、加速エネルギー150KeVとしてもよい。次に、熱アニール処理によりFZシリコン基板1−1の第1主面に導入したボロンを活性化し、表面n層1−2とn++型エミッタ層4との間にp型ベース層3を形成する。FZシリコン基板1−1の、p型ベース層3およびn++型エミッタ層4を除く部分、すなわちFZシリコン基板1−1のn-層として残る部分および表面n層1−2はn-型ドリフト層1である。
次に、熱酸化膜21の表面に、例えばストライプ状に開口する開口部を有するレジストマスク(不図示)を形成する。次に、レジストマスクをマスクとして例えばドライエッチングにより熱酸化膜21を選択的に除去し、n++型エミッタ層4を選択的に露出させる。次に、図5に示すように、レジストマスク(不図示)および熱酸化膜(不図示)をマスクとしてエッチングを行い、シリコン半導体の、レジストマスクおよび熱酸化膜に覆われていない部分を0.3μm程度の深さt1まで除去する。
上述したようにn++型エミッタ層4は例えば0.2μm程度の厚さで形成されている。このため、図5,6に示すように、シリコン半導体の、レジストマスクおよび熱酸化膜に覆われていない部分を深さt1まで除去することにより、n++型エミッタ層4の、レジストマスクおよび熱酸化膜に覆われていない部分は完全に除去され、ストライプ状にp型ベース層3が露出される。図6にハッチングで示すp型ベース層3は、エッチングされることにより露出された領域である。これにより、n++型エミッタ層4を貫通しp型ベース層3に達する段差部15となる第1溝22が形成される。第1溝22の深さt1は、第1溝22の底面にp型ベース層3が露出される深さであればよい。
次に、図7に示すように、残っているレジストマスク(不図示)をマスクとして、第1溝22の少なくとも底面コーナー部にボロン(B)イオンを注入する。このときのイオン注入条件は、例えば、ドーズ量1.0×1015cm-2とし、加速エネルギー80KeVとしてもよい。次に、熱アニール処理により第1溝22内に露出するシリコン半導体に導入したボロンを活性化し、n++型エミッタ層4に接し、かつp型ベース層3を貫通し表面n層1−2に達するp+型コンタクト層5を形成する。p+型コンタクト層5は、レジストマスクの開口部の平面形状と同様に、p+型コンタクト層5が並ぶ方向と直交する方向に延びるストライプ状に配置される。その後、レジストマスクおよび熱酸化膜を完全に除去する。
次に、例えば等方性プラズマエッチャーを用いたエッチングにより、FZシリコン基板1−1の第1主面側のシリコン半導体を選択的に例えば1.5μmの深さt2まで除去し、ストライプ状に並ぶ複数の第2溝23を形成する。隣り合う第2溝23の間に残るシリコン半導体が突起状半導体領域2となる。第2溝23は、隣り合う第1溝22の間に残るシリコン半導体と、第1溝22の底面に露出するシリコン半導体とに形成される。隣り合う第1溝22の間に残るシリコン半導体に形成された第2溝23(図7には符号23−1で示す)と、第1溝22の底面に露出するシリコン半導体に形成された第2溝23(図7には符号23−2で示す)とは交互に配置されている。
第2溝23−2は、第1溝22の底面から深さt2で形成される。このため、第2溝23−2の、FZシリコン基板1−1の第1主面からの深さt3は、第2溝23−1の、FZシリコン基板1−1の第1主面からの深さt2よりも第1溝22の深さt1分だけ深くなる(t3=t1+t2)。第2溝23を形成するためのエッチングにより、隣り合う突起状半導体領域2の間(第2溝23−1,23−2部分)のn++型エミッタ層4およびp型ベース層3は完全に除去される。
エッチングにより除去されるシリコン半導体の深さ(第2溝23の深さ)t2は2μm以下であるのが好ましい。その理由は、エッチングにより除去されるシリコン半導体の深さが2μmより大きくなった場合、その後のパターニング工程においてレジストむらが発生したり、パターニング精度が悪くなったりするからである。等方性エッチングによって第2溝23を形成することにより、第2溝23の側壁と、第2溝23の底面とのなす角度(劣角)θは鈍角となる。第2溝23の側壁と、第2溝23の底面とのなす角度θは、p型ベース層3を形成するためのボロンのドーズ量、このボロンを活性化させるためのアニール条件、および第2溝23を形成するためのエッチング条件によって制御することができる。
次に、熱酸化処理により、FZシリコン基板1−1の第1主面側全面、すなわち突起状半導体領域2の頂点部、突起状半導体領域2の側面(第2溝23の側壁)および第2溝23の底面に犠牲酸化膜として熱酸化膜(不図示)を1000Åの厚さで成長させる。次に、犠牲酸化膜を除去し、エッチングによるシリコン半導体表面の加工ダメージを除去して平坦化する。次に、図8に示すように、例えば900℃の熱酸化処理により、FZシリコン基板1−1の第1主面側全面にゲート絶縁膜6およびダミーゲート絶縁膜8となる酸化膜24を800Åの厚さで成長させる。次に、酸化膜24上にゲート電極7およびダミーゲート電極9となるポリシリコン膜を0.5μm程度の厚さで成長させる。
次に、フォトリソグラフィによりポリシリコン膜を選択的に除去し、ゲート電極7およびダミーゲート電極9を形成する。ポリシリコン膜の除去は、例えば等方性プラズマエッチャーを用いたエッチングにより行ってもよい。これにより、第2溝23内には、突起状半導体領域2が並ぶ方向に交互に配置されるようにゲート電極7またはダミーゲート電極9が形成される。このとき、ゲート絶縁膜6、ダミーゲート絶縁膜8、ゲート電極7およびダミーゲート電極9を形成するための熱処理により、例えば、突起状半導体領域2の内部に形成されたp型ベース層3、n++型エミッタ層4およびp+型コンタクト層5は拡散され、その拡散深さが深くなる。
次に、図9に示すように、ゲート電極7およびダミーゲート電極9を覆うように、層間絶縁膜11としてHTO(High Temperature Oxide)膜およびBPSG(Boron Phosphor Silicate Glass)膜を順次堆積させる。そして、層間絶縁膜11およびゲート絶縁膜6を選択的に除去してコンタクトホール25を形成し、n++型エミッタ層4、p+型コンタクト層5およびダミーゲート電極9を選択的に露出させる。
次に、窒素雰囲気で1000℃の温度のアニール処理を30分間行う。次に、図10に示すように、スパッタリングなどの物理気相成長(PVD:Physical Vapor Deposition)法により、FZシリコン基板1−1の第1主面側にエミッタ電極10としてアルミニウムシリコン(AlSi)電極膜を堆積する。そして、フォトリソグラフィによりエミッタ電極10をパターニングし、所望のエミッタ配線構造を形成する。
次に、スピンコーターを用いて、FZシリコン基板1−1の第1主面側に表面保護膜としてポリイミド膜(不図示)を堆積しエミッタ電極10を覆う。そして、フォトリソグラフィによりポリイミド膜をパターニングし、FZシリコン基板1−1の第1主面側の電極パッド構造を形成する。次に、FZシリコン基板1−1の第2主面を研削し、FZシリコン基板1−1の厚さを例えば120μmまで薄くする。次に、FZシリコン基板1−1の研削された第2主面に、例えばプロトン(H+)とおよびボロンイオンを順次注入する。
次に、400℃の温度で熱処理を行い、熱アニール処理によりFZシリコン基板1−1の第2主面に注入した不純物を活性化させる。これにより、図1に示すように、FZシリコン基板1−1の第2主面の表面層にn型バッファ層12が形成される。また、FZシリコン基板1−1の第2主面の表面層のn型バッファ層12よりも浅い部分に、n型バッファ層12に接するp型コレクタ層13が形成される。その後、スパッタリングなどの物理気相成長法により、例えばアルミニウム−チタン(Ti)−ニッケル(Ni)−金(Au)の4層積層構造からなるコレクタ電極14を形成する。そして、FZシリコン基板1−1をダイシングしチップ化することにより、図1に示す凸型セル構造を有する半導体装置が完成する。
次に、上述した図1に示す半導体装置において、コレクタ電流の時間変化率di/dtとゲート抵抗との関係について検証した。図11は、実施の形態にかかる半導体装置のコレクタ電流の時間変化率を示す説明図である。まず、実施の形態に従い、図1に示すような、ゲート電極7およびエミッタ電位のダミーゲート電極9を備えたIGBTを作製した(以下、実施例とする)。比較として、図12に示すような、デバイス表面の大部分を覆う1つのゲート電極107を備えた従来のIGBTを作製した(以下、従来例とする)。
実施例および従来例ともに、ゲート抵抗の抵抗値を自由に変更できるように構成されている。そして、実施例および従来例のそれぞれにおいて、ゲート抵抗の抵抗値を種々変更し、オン時のコレクタ電流の時間変化率di/dtを測定した。コレクタ電流の時間変化率di/dtを測定する際の条件は、次の通りである。IGBTの接合温度Tjを150℃とした。IGBTのコレクタ電流密度Jcを150A/cm2とした。IGBTの飽和電流Isatを800A/cm2とした。
図11に示す結果より、実施例は、従来例よりもオン時のコレクタ電流の時間変化率di/dtが小さいことが確認された。したがって、ダミーゲート電極9をエミッタ電位とすることにより、コレクタ電流の時間変化率di/dtが小さくなることが確認された。
以上、説明したように、実施の形態によれば、ダミーゲート電極をエミッタ電極に接続しエミッタ電位とすることにより、半導体基板の第1主面に絶縁膜を介して設けられた電極(ゲート電極およびダミーゲート電極)のうち、ゲート電位をもつ電極をゲート電極のみとすることができる。これにより、ゲート電位をもつ電極の、コレクタ電極に対向する部分の面積を小さくすることができ、ゲート−ドレイン間容量を低減させることができる。したがって、ゲート電位をもつ電極に蓄積される電荷量を少なくすることができ、スイッチング動作を高速化することができる。これにより、高いスイッチング周波数で回路を動作させることができる。
また、実施の形態によれば、ゲート電位をもつ電極のコレクタ電極に対向する部分の面積を小さくすることができるため、オン時に、ゲート電極を介してゲート駆動回路へ流れ込む変位電流を低減することができる。これにより、変位電流によって生じるゲート抵抗の両端部間の電位差を小さくすることができ、ゲート電圧の上昇を抑制することができる。したがって、コレクタ電流が上昇することを抑制することができ、コレクタ電流の時間変化率di/dtを小さくすることができる。また、ゲート抵抗両端部間の電位差を小さくすることによりコレクタ電流が上昇することを抑制することができるため、ゲート抵抗の抵抗値を変更するだけでコレクタ電流の上昇率を制御することができる。
また、実施の形態によれば、コレクタ電流の時間変化率di/dtを小さくすることができるため、例えばIGBTをブリッジ接続して構成したインバータ回路(不図示)において、対向アームに逆並列に接続され負荷電流を還流させる還流ダイオードの逆回復動作を緩やかにすることができ、逆回復ピーク電流を減少させることができる。これにより、逆回復ピーク電流の時間変化率di/dtが減少し、還流ダイオードにかかるサージ電圧の上昇を抑制することができるため、還流ダイオードの逆回復時におけるノイズの発生を低減し、素子破壊を回避することができる。
また、実施の形態によれば、ゲート電極とダミーゲート電極とを突起状半導体領域を挟むように離して設けることにより、エミッタ電位のダミーゲート電極による影響がゲート電極に及ばないようにすることができる。具体的には、例えば、ターンオン開始時、n-型ドリフト層の、ダミーゲート電極に対向する部分はエミッタ電位に固定され続ける。このため、ゲート電極とダミーゲート電極とが隣り合っている場合、n-型ドリフト層の、ゲート電極に対向する部分もエミッタ電位に固定される。コレクタ電流が流れ始めることによりn-型ドリフト層内の空間電荷分布が再構成され、n-型ドリフト層の、ゲート電極に対向する部分の電位が上昇する。しかしながら、n-型ドリフト層の、ゲート電極に対向する部分は、直前までエミッタ電位に固定されているため、電位上昇率が極めて大きく、ゲート絶縁膜を通してゲート電極へ流れ込む変位電流も大きくなるため、ゲート電圧が上昇してしまう。したがって、ゲート電極とダミーゲート電極とを突起状半導体領域を挟むように離して設けることにより、ダミーゲート電極電位による、n-型ドリフト層の、ゲート電極に対向する部分への悪影響を抑制することができ、ゲート電圧の上昇を抑制することができる。
また、実施の形態によれば、凸型エミッタ構造とすることにより、エミッタ側の表面積に対するp型ベース層の面積比率が小さくなるため、IE効果が向上し、オン電圧が低減する。また、実施の形態によれば、突起状半導体領域の内部に設けられたp型ベース層とn-型ドリフト層とのpn接合面から半導体基板の主面に平行に空乏層が伸びるため、電界集中が起こりにくく耐圧を向上させることができる。また、実施の形態によれば、ターンオン時、隣り合う突起状半導体領域の間に露出するn-型ドリフト層の、ゲート電極に対向する部分に電子蓄積層が形成される。したがって、p型ベース層に対向する部分のみにゲート電極を設けた構成と比べて、IE効果が向上され、オン電圧が低減される。
以上において本発明では、第1導電型をn型とし、第2導電型をp型としたが、本発明は第1導電型をp型とし、第2導電型をn型としても同様に成り立つ。この場合、p-型ドリフト層の第2ゲート電極に対向する部分には、多数キャリアである正孔が蓄積される。FS型IGBTを例に説明しているが、ノンパンチスルー(NPT)型やパンチスルー(PT)型のIGBTにも適用可能である。
以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置などに使用されるパワー半導体装置に有用である。
1 n-型ドリフト層(半導体基板)
2 突起状半導体領域
3 p型ベース層(第1半導体領域)
4 n++型エミッタ層(第2半導体領域)
5 p+型コンタクト層
6 ゲート絶縁膜
7 ゲート電極
8 ダミーゲート絶縁膜
9 ダミーゲート電極
10 エミッタ電極
11 層間絶縁膜
12 n型バッファ層
13 p型コレクタ層
14 コレクタ電極
2 突起状半導体領域
3 p型ベース層(第1半導体領域)
4 n++型エミッタ層(第2半導体領域)
5 p+型コンタクト層
6 ゲート絶縁膜
7 ゲート電極
8 ダミーゲート絶縁膜
9 ダミーゲート電極
10 エミッタ電極
11 層間絶縁膜
12 n型バッファ層
13 p型コレクタ層
14 コレクタ電極
Claims (4)
- 第1導電型の半導体基板と、
前記半導体基板の第1主面に設けられた突起状の第2導電型の第1半導体領域と、
前記第1半導体領域の内部に前記半導体基板の第1主面から離れて設けられた第1導電型の第2半導体領域と、
前記第1半導体領域の、前記第2半導体領域と前記半導体基板とに挟まれた部分に絶縁膜を介して設けられた制御電極と、
前記第1半導体領域および前記第2半導体領域に接する第1主電極と、
前記制御電極から離れて、前記半導体基板の第1主面に絶縁膜を介して設けられた、前記第1主電極と同電位のフィールドプレート電極と、
前記半導体基板の第2主面に設けられた第2導電型の第3半導体領域と、
前記第3半導体領域に接する第2主電極と、
を備えることを特徴とする半導体装置。 - 前記制御電極と前記フィールドプレート電極とは、前記第1半導体領域を挟んで配置されていることを特徴とする請求項1に記載の半導体装置。
- 前記第1半導体領域は、前記半導体基板の第1主面に複数設けられており、
前記制御電極は、隣り合う前記第1半導体領域の対向する側面に跨って設けられていることを特徴とする請求項1または2に記載の半導体装置。 - 前記制御電極は、隣り合う前記第1半導体領域の間の、前記半導体基板の第1主面に、絶縁膜を介して設けられていることを特徴とする請求項1〜3のいずれか一つに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2012126614A JP2013251465A (ja) | 2012-06-01 | 2012-06-01 | 半導体装置 |
Applications Claiming Priority (1)
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-
2012
- 2012-06-01 JP JP2012126614A patent/JP2013251465A/ja active Pending
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