JPWO2017199580A1 - 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法 - Google Patents

絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法 Download PDF

Info

Publication number
JPWO2017199580A1
JPWO2017199580A1 JP2018518131A JP2018518131A JPWO2017199580A1 JP WO2017199580 A1 JPWO2017199580 A1 JP WO2017199580A1 JP 2018518131 A JP2018518131 A JP 2018518131A JP 2018518131 A JP2018518131 A JP 2018518131A JP WO2017199580 A1 JPWO2017199580 A1 JP WO2017199580A1
Authority
JP
Japan
Prior art keywords
path member
gate
current path
main current
insulated gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018518131A
Other languages
English (en)
Other versions
JP6658876B2 (ja
Inventor
増田　晋一
晋一 増田
新一 吉渡
新一 吉渡
吉田　健一
健一 吉田
石田　裕司
裕司 石田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JPWO2017199580A1 publication Critical patent/JPWO2017199580A1/ja
Application granted granted Critical
Publication of JP6658876B2 publication Critical patent/JP6658876B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/0406—Modifications for accelerating switching in composite switches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/042—Modifications for accelerating switching by feedback from the output circuit to the control circuit
    • H03K17/0424—Modifications for accelerating switching by feedback from the output circuit to the control circuit by the use of a transformer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49174—Stacked arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Conversion In General (AREA)
  • Electronic Switches (AREA)

Abstract

絶縁ゲート型半導体装置は、半導体チップ（Ｑｊ）と、第１の外部端子（３１）及び第２の外部端子（３０）を有する絶縁回路基板（１００）と、絶縁回路基板（１００）上に平面パターンで直線状に延びる部分を有して設けられ半導体チップ（Ｑｊ）の主電流（Ｉｃ）が第１の外部端子（３１）に向かって流れる主電流経路部材（２１）と、絶縁回路基板（１００）上に平面パターンで主電流経路部材（２１）の直線状に延びる部分と平行配置され直線状に延びる部分を有して設けられ平行配置された部分において主電流（Ｉｃ）を制御するゲート電流（Ｉｇ）が主電流（Ｉｃ）と反対方向に向かって流れるゲート電流経路部材（２０）と、を備え、主電流（Ｉｃ）の生成する磁界の変化で生じる相互誘導によってゲート電流経路部材（２０）に発生する電流を半導体チップ（Ｑｊ）のターンオン時のゲート電流（Ｉｇ）の増大に用いる。

Description

本発明は、絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法に関する。
従来、電力変換装置等で用いられるスイッチング素子として、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の絶縁ゲート型半導体装置が用いられている。変換効率向上のためには、この絶縁ゲート型半導体装置のスイッチング損失を低減することが重要になる。スイッチング損失を低減する技術として、特許文献１には例えばターンオン動作の高速化を図る方法が提案されている。
しかし特許文献１の技術を用いても、スイッチング時のターンオン動作の高速化は十分とはいえず、スイッチング損失を低減できる更なる新技術が求められていた。
国際公開第２０１３／１６１１３８号
本発明は上記した問題に着目して為されたものであって、スイッチング時のターンオン動作を高速化し、スイッチング損失を低減できる絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法を提供することを目的とする。
上記課題を解決するために、本発明に係る絶縁ゲート型半導体装置のある態様は、（ａ）半導体チップからなる絶縁ゲート型半導体素子と、（ｂ）半導体チップを搭載し、周辺に第１の外部端子及び第２の外部端子を有する絶縁回路基板と、（ｃ）絶縁回路基板上に平面パターンで直線状に延びる部分を有し、第１の外部端子と絶縁ゲート型半導体素子の主電極領域との間を接続して設けられ、絶縁ゲート型半導体素子の主電流が第１の外部端子に向かって流れる主電流経路部材と、（ｄ）絶縁回路基板上に平面パターンで主電流経路部材の直線状に延びる部分と平行配置され直線状に延びる部分を有し、第２の外部端子と絶縁ゲート型半導体素子のゲート電極との間を接続して設けられ、平行配置された部分において、主電流を制御するゲート電流が主電流と反対方向に向かって流れるゲート電流経路部材と、を備え、主電流の生成する磁界の変化で生じる相互誘導によってゲート電流経路部材に発生する電流を絶縁ゲート型半導体素子のターンオン時のゲート電流の増大に用いることを要旨とする。
また本発明に係る絶縁ゲート型半導体装置の製造方法のある態様は、（ｅ）半導体チップからなる絶縁ゲート型半導体素子を用意する工程と、（ｆ）絶縁回路基板上に、平面パターンで直線状に延びる部分を有する主電流経路部材と、平面パターンで主電流経路部材の直線状に延びる部分と平行配置され直線状に延びる部分を有するゲート電流経路部材とをパターニングする工程と、（ｇ）半導体チップを絶縁回路基板上に搭載する工程と、（ｈ）主電流経路部材と絶縁ゲート型半導体素子の主電極領域の間を接続する工程と、ゲート電流経路部材と絶縁ゲート型半導体素子のゲート電極の間を絶縁ゲート型半導体素子の主電流を制御するゲート電流が主電流と反対方向に向かって流れる方向となるように接続する工程と、を含むことを要旨とする。
従って本発明に係る絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法によれば、スイッチング時のターンオン動作を高速化し、スイッチング損失を低減できる。
図１は、本発明の実施の形態に係る絶縁ゲート型半導体装置の構成の概略を模式的に説明する、断面図を含むブロック図である。 図２は、図１に示した絶縁ゲート型半導体装置の等価回路図である。 図３は、本発明の実施の形態に係る絶縁ゲート型半導体装置において主電流が流れ始めたときの状態を模式的に説明する、断面図を含むブロック図である。 図４Ａは、ＩＧＢＴである本発明の実施の形態に係る絶縁ゲート型半導体装置をスイッチングさせた場合におけるオン時のゲート電流の変化を示すグラフ図である。 図４Ｂは、本発明の実施の形態に係る絶縁ゲート型半導体装置のオン時のＩＧＢＴの主電流の変化を示すグラフ図である。 図４Ｃは、本発明の実施の形態に係る絶縁ゲート型半導体装置のオン時のＩＧＢＴのコレクタ・エミッタ間電圧の変化を示すグラフ図である。 図５Ａは、ＩＧＢＴである比較例に係る絶縁ゲート型半導体装置をスイッチングさせた場合におけるオン時のゲート電流の変化を示すグラフ図である。 図５Ｂは、比較例に係る絶縁ゲート型半導体装置のオン時のＩＧＢＴの主電流の変化を示すグラフ図である。 図５Ｃは、比較例に係る絶縁ゲート型半導体装置のオン時のＩＧＢＴのコレクタ・エミッタ間電圧の変化を示すグラフ図である。 図６Ａは、本発明の実施の形態に係る絶縁ゲート型半導体装置の製造方法を模式的に説明するブロック図（その１）である。 図６Ｂは、本発明の実施の形態に係る絶縁ゲート型半導体装置の製造方法を模式的に説明するブロック図（その２）である。 図６Ｃは、本発明の実施の形態に係る絶縁ゲート型半導体装置の製造方法を模式的に説明するブロック図（その３）である。図６Ｃには絶縁ゲート型半導体装置の半導体チップとの接続関係を明示するために、絶縁ゲート型半導体装置の断面図およびゲート駆動回路が模式的に記載されている。 図７は、本発明の他の実施の形態に係る絶縁ゲート型半導体装置の構成の概略を模式的に説明する、断面図を含むブロック図である。
以下に本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」とは交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。
また本明細書及び添付図面においては、ｎ又はｐを冠した領域や層では、それぞれ電子又は正孔が多数キャリアであることを意味する。またｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但しｎ＋とｎ＋のように同じ濃度を示す表記であっても、実際に同じ不純物濃度であることに限定するものではない。
（実装構造）
本発明の実施の形態に係る絶縁ゲート型半導体装置の実装構造は、図１に示すように、１個又は２個以上の電力用スイッチング素子を構成する半導体チップＱｊからなる絶縁ゲート型半導体素子を備える。半導体チップＱｊは、高熱伝導性を有する絶縁回路基板１００上に搭載している。
絶縁回路基板１００は、パッケージ基板をなす。符号「Ｑｊ」中に付された「ｊ」は、ｊ＝１〜ｎの値を取り、ｎは１以上の正数である。また図１では絶縁回路基板１００上に搭載された複数の電力用スイッチング素子の内の１個の半導体チップＱｊについて、その要部の断面構造を模式的に図示している。
半導体チップＱｊのそれぞれは、第１主電極領域をなすエミッタ領域３ａ，３ｂと、エミッタ領域３ａ，３ｂと離間して設けられた第２主電極領域をなすコレクタ領域９とを備えるＩＧＢＴである。またＩＧＢＴには、エミッタ領域３ａ，３ｂに近接して設けられたゲート絶縁膜４の上にゲート電極５が配置されている。エミッタ領域３ａ，３ｂ及びコレクタ領域９の間に流れる主電流は、ゲート電極５に送り込まれる制御信号で制御される。
また本発明の実施の形態に係る絶縁ゲート型半導体装置は、複数の半導体チップＱｊが配置された領域の外部に設けられた第１の外部端子３１を備える。第１の外部端子３１及びエミッタ領域３ａ，３ｂの間には、平面パターンで直線状に延びる主電流経路部材２１が、絶縁回路基板１００上に導電性の配線として配置されている。
主電流経路部材２１は、外部出力端子をなす第１の外部端子３１と、複数の半導体チップＱｊのそれぞれに設けられた複数のエミッタ領域３ａ，３ｂのそれぞれとを、複数の接続箇所で電気的に並列接続するため一定の配線長を有して設けられる。主電流経路部材２１では、複数の半導体チップＱｊのエミッタ電極７のそれぞれから集合して大電流となった主電流が、第１の外部端子３１に向かって流れる。
また本発明の実施の形態に係る絶縁ゲート型半導体装置は、複数の半導体チップＱｊが配置された領域の外部に設けられ、ゲート駆動回路４０に接続される第２の外部端子３０を備える。第２の外部端子３０と、複数の半導体チップＱｊのそれぞれのゲート電極５との間には、平面パターンで主電流経路部材２１と平行に、直線状に延びるゲート電流経路部材２０が、絶縁回路基板１００上に導電性の配線として配置されている。
ゲート駆動回路４０は、複数の半導体チップＱｊのそれぞれの主電流の通電状態の切り替えを制御する制御信号としてゲート電流Ｉｇを生成し、複数の半導体チップＱｊのそれぞれのゲート電極５に送り込む。ゲート駆動回路４０が第２の外部端子３０を介して複数の接続箇所で複数の半導体チップＱｊに電気的に並列接続するため、ゲート電流経路部材２０は一定の配線長を有して設けられる。
例えば、ゲート電流経路部材２０は、複数の半導体チップＱｊのそれぞれのゲート電極５にボンディングワイヤ等により接続されることにより、複数の半導体チップＱｊのそれぞれのゲート電極５がゲート駆動回路４０に電気的に接続される。ゲート電流経路部材２０では、ゲート電流Ｉｇが主電流の流れる向きと逆向きに流れる。
また半導体チップＱｊは、ｎ−型のドリフト領域１と、ドリフト領域１の内部に選択的に形成された複数のｐ型のベース領域２ａ，２ｂとを備える。複数のベース領域２ａ，２ｂの内部には、複数のｎ＋型のエミッタ領域３ａ，３ｂが選択的に形成されている。
ゲート電極５は、ドリフト領域１の上面上に、複数のベース領域２ａ，２ｂに跨って設けられている。ゲート電極５の表面上には層間絶縁膜６が積層され、この層間絶縁膜６の上にエミッタ電極７が積層されている。エミッタ電極７は、図１中の層間絶縁膜６中に描かれた破線で模式的に示すように、ビア等を介してエミッタ領域３ａ，３ｂに電気的に接続されている。
エミッタ電極７の上面には、最表層として、図示しないパッシベーション膜等を堆積できる。またドリフト領域１のエミッタ電極７と反対側の下面上にはｎ＋型のバッファ層８が設けられ、このバッファ層８の下面上にはｐ＋型のコレクタ領域９が設けられている。コレクタ領域９の下面上には、コレクタ電極１０がコレクタ領域９と電気的に接続されて設けられている。
主電流経路部材２１及びゲート電流経路部材２０の間の間隔は、製造や使用上の必要性を考慮した最小限の長さで設定されることにより可能な限り狭められ、ゲート電流経路部材２０は主電流経路部材２１の直近に隣接配置されている。本発明の実施の形態に係る絶縁ゲート型半導体装置において、主電流経路部材２１及びゲート電流経路部材２０の配線パターンや電極パターンは、寄生インダクタンスを積極的に利用するために直線状に形成することが好ましい。
配線パターンに適用される場合の主電流経路部材２１及びゲート電流経路部材２０は、例えば、絶縁回路基板１００上に設けられた銅箔等の形状を加工したプリント配線等の形で実現できる。具体的には銅箔等を、平面パターンで直線状をなし、且つ互いに平行になるようなパターンに加工して主電流経路部材２１及びゲート電流経路部材２０を作製できる。
またプリント配線同士を、アルミニウム（Ａｌ）等のボンディングワイヤ等からなる接続部材で接続することにより、例えば銅箔−ワイヤー−銅箔のような複合的な形態で実現することもできる。複合的な形態であっても、平面パターンでの一連の形状が直線状であって、導電性を有していれば使用可能である。
直線状の主電流経路部材２１及び直線状のゲート電流経路部材２０を互いに平行にすることにより、主電流経路部材２１を中心とする主電流に起因する円状の磁束が、ゲート電流経路部材２０に鎖交する。ゲート電流経路部材２０は、絶縁回路基板１００上で、主電流Ｉｃに最も近い位置で前記磁束と鎖交している。
本発明の実施の形態に係る絶縁ゲート型半導体装置では、直線状の主電流経路部材２１及びゲート電流経路部材２０が互いに平行に配置された領域を「ゲート電流強化領域Ａ」と定義する。ゲート電流強化領域Ａでは、オフ状態からオン状態に切り替わるとき、急激に流れ始める主電流Ｉｃに起因した相互誘導作用により、図２に示すように、ゲート電流経路部材２０に主電流Ｉｃとは反対向きの起電力Ｍ（ｄｉ／ｄｔ）が生じる。Ｍは相互誘導係数である。
主電流経路部材２１とゲート電流経路部材２０が直線状に平行に配置される実装パターンでは、起電力Ｍ（ｄｉ／ｄｔ）によって流れる誘導電流Ｉ１は、図３中のゲート電流経路部材２０中の上側に示すように、ゲート電流Ｉｇと同じ向きに揃う。このような主電流Ｉｃとゲート電流Ｉｇとが互いに逆向きになる実装パターンを採用することにより、誘導電流Ｉ１によって、半導体チップＱｊのゲート電極５に送り込まれるゲート電流Ｉｇが増大するように強化される。
このとき、図２中に例示したエミッタ接地型のＩＧＢＴの場合、ゲート端子Ｇ及びコレクタ端子Ｃ間に破線で例示した帰還容量Ｃｒｅｓに蓄積されている電荷の放電が加速される。この帰還容量Ｃｒｅｓは絶縁ゲート型半導体装置のターンオン動作を遅くする要因の一つである。
ビオサバールの法則から直線電流の造る磁界は電流値に比例するので、例えば６００Ａ程度以上の大電流を扱うパワー半導体装置の場合には寄生インダクタンスが非常に大きくなる。よって大電流を扱う定格容量が大きいパワー半導体装置の場合には、帰還容量Ｃｒｅｓによるターンオン動作が遅くなる。
しかし、本発明の実施の形態に係る絶縁ゲート型半導体装置の構造によれば、寄生インダクタンスを積極的に使うことにより、パワー半導体装置のターンオン動作を速くすることが可能になる。すなわち、大電流になるほど寄生インダクタンスによるゲート電流Ｉｇの強化の効果が顕著に表れる。
次に、本発明の実施の形態に係る絶縁ゲート型半導体装置及び比較例に係る絶縁ゲート型半導体装置について、図４と図５とを比較しながら、ゲート電極５に流れ込む制御信号、主電流Ｉｃ及びコレクタ・エミッタ間電圧Ｖｃｅの変化を説明する。尚、図４及び図５中の横軸に示す時間軸の単位幅が示す時間長は、対比のためそれぞれ同じ値をなすように表されている。
比較例に係るゲート電流Ｉｇを強化しない絶縁ゲート型半導体装置は、図３に示した絶縁ゲート型半導体装置の場合と比較し、ゲート電流経路部材２０が主電流経路部材２１から大きく離間して配置されている。ゲート電流経路部材２０及び主電流経路部材２１の間には、例えば主電流Ｉｃを別経路で外部に出力するための補助配線等が配置されている。
ビオサバールの法則によれば、直線電流の造る磁界の強さは、直線電流からの径方向の距離の２乗に反比例するので、ゲート電流経路部材２０と主電流経路部材２１の距離が離れるほど相互インダクタンスは小さくなる。そのため、図５Ａに示すように比較例では、主電流Ｉｃの変化による相互誘導作用によるゲート電流Ｉｇの強化の程度が小さい。
本発明の実施の形態に係る絶縁ゲート型半導体装置の場合、図４Ａに示すように、時刻ｔ＝ｔ０から流れ始めたゲート電流Ｉｇにより、図４Ｂに示すように、時刻ｔ＝ｔ１に半導体チップＱｊがオン状態になる。そして、主電流経路部材２１には主電流Ｉｃが急激に流れ始める。直線電流である主電流Ｉｃの急激な時間変化（ｄｉ／ｄｔ）により、主電流経路部材２１の周りに形成された磁束が、主電流経路部材２１に近接して平行配置されたゲート電流強化領域Ａにおいてゲート電流経路部材２０と鎖交する。この鎖交によりゲート電流経路部材２０に誘導電流Ｉ１が生じる。誘導電流Ｉ１が加わることでゲート電流Ｉｇが強化され、半導体チップＱｊのゲート電極５には、強化しない場合よりも速やかに電荷が蓄積する。
図４Ｂに示すように時刻ｔ＝ｔ１で主電流Ｉｃが流れ始め、オン状態になる。図４Ａ中に例示するように、オン状態となった時刻ｔ＝ｔ１以後の制御信号の波形は、時刻ｔ＝ｔ１以前の波形よりも下降の傾斜が緩やかに表れる。そのため、ゲート電流Ｉｇが零（ゼロ）レベルになるタイミングが短縮され、コレクタ・エミッタ間電圧Ｖｃｅが零（ゼロ）レベルになるタイミングが早くなる。図４Ｃに示すように、本発明の実施の形態に係る絶縁ゲート型半導体装置の場合、コレクタ・エミッタ間電圧Ｖｃｅの値は時刻ｔ＝ｔ３を過ぎる頃には非常に小さくなり、時刻ｔ＝ｔ４となる手前でゼロに到達する。
一方、ゲート電流Ｉｇを強化しない比較例の場合、図５Ａ中に例示するように、時刻ｔ＝ｔ０からゲート電流Ｉｇが流れ始める点は、ゲート電流Ｉｇを強化した場合と同じである。しかし時刻ｔ＝ｔ１で主電流Ｉｃが流れ始めてオン状態となっても、図４Ａのゲート電流Ｉｇを強化した場合よりもゲート電流Ｉｇがゼロレベルになるまでに長い時間がかかる。図５Ｃに示すように、比較例に係る絶縁ゲート型半導体装置の場合、コレクタ・エミッタ間電圧Ｖｃｅの値は時刻ｔ＝ｔ３を過ぎた時点でもかなり大きく、時刻ｔ＝ｔ４に至ってようやくゼロになる。
以下、ゲート電流Ｉｇを強化した場合と強化しない場合のそれぞれのターンオン動作について、より具体的に説明する。ゲート電流Ｉｇを強化した場合、ゲート電極５への制御信号の流れ込みが強化されることにより、図４Ｂに示すように、図５Ｂのゲート電流Ｉｇを強化しない場合よりも、主電流Ｉｃが早くピーク値に達し、迅速なターンオン動作が実現される。図４Ｂ中には、時刻ｔ＝ｔ２寄りの時刻ｔ＝ｔ２ａに主電流Ｉｃがピーク値に達し、その後、定常的なオン状態に移行した場合が例示されている。また図４Ｃに示すように、ゲート電流Ｉｇを強化した場合のコレクタ・エミッタ間電圧Ｖｃｅは、時刻ｔ＝ｔ２ａ以降、主電流Ｉｃの変化に応じて迅速に降下し、ターンオン動作が完了する。
一方、ゲート電流Ｉｇを強化しない比較例の場合、図４Ｂのゲート電流Ｉｇを強化した場合よりも、主電流Ｉｃがピーク値に達するタイミングが遅くなり、ターンオン動作に時間がかかる。図５Ｂ中には、図４Ｂ中のピーク値に対応する時刻ｔ＝ｔ２ａよりも後である時刻ｔ＝ｔ３寄りの時刻ｔ＝ｔ２ｂに主電流Ｉｃがピーク値に達し、その後、定常的なオン状態に移行した場合が例示されている。ｔ２ａ＜ｔ２ｂである。また図５Ｃに示すように、ゲート電流Ｉｇを強化しない場合のコレクタ・エミッタ間電圧Ｖｃｅもピーク値に達するタイミングが遅い主電流Ｉｃの変化に応じて降下に時間がかかるので、ＩＧＢＴのターンオン時間が長くなっていることが分かる。
また図４Ａ及び図５Ａ中には、それぞれ斜線を付して示した領域の面積で、帰還容量Ｃｒｅｓが放電する電荷量に対応する、制御信号の電流値の積分値が例示されている。図４Ａの斜線でマークされた面積と図５Ａの斜線でマークされた面積は同じである。本発明の実施の形態に係る絶縁ゲート型半導体装置の場合、ゲート電極５に送り込む制御信号の電流値は「Ｉｇ＋Ｉ１」で表される。また比較例に係る絶縁ゲート型半導体装置の制御信号の電流値は「Ｉｇ」で表される。
図４Ａ及び図５Ａのそれぞれの、面積が示された領域の形状から分かるように、本発明の実施の形態に係る絶縁ゲート型半導体装置のゲート電流Ｉｇは、誘導電流Ｉ１が付加されることで速やかに零（ゼロ）レベルになる。そのため、ＩＧＢＴのターンオン時間を短くできる。
本発明の実施の形態に係る絶縁ゲート型半導体装置によれば、ゲート電流経路部材２０を主電流経路部材２１に平行に近接させ、かつゲート電流Ｉｇが主電流Ｉｃと逆方向に流れる平面パターンのレイアウトが形成される。そして、主電流経路部材２１を流れる主電流Ｉｃの変化に起因する誘導電流Ｉ１と、ゲート電流経路部材２０を流れるゲート電流Ｉｇの向きを揃える実装パターンとすることにより、相互誘導作用を最大限に活用してゲート電流Ｉｇを強化する。このように、従来は排除すべきと考えられていた寄生インダクタンスを積極的に活用することにより、絶縁ゲート型半導体装置のターンオン動作が、従来よりも格段に速くなり、スイッチング損失を大きく低減することができる。
すなわち従来は、実装構造における寄生インダクタンスはスイッチング速度を低減させるだけでなく、電力用半導体素子の破壊の原因となるので、なるべく小さくするように設計されていた。そのため主電流Ｉｃの流れる方向とゲート電流Ｉｇが流れる方向とがなるべく互いに直交し、かつ、直交部分の長さができるだけ短くなるようにそれぞれの経路を形成して、相互インダクタンスがなるべく小さくなるように設計されていた。或いは、ゲート電流Ｉｇの経路が、主電流Ｉｃの経路からできるだけ離間するように配置され、寄生的に存在する相互インダクタンスがなるべく小さくなるように設計されていた。このように、実装構造における寄生インダクタンスに応じた相互誘導は、スイッチング動作にマイナスの影響を及ぼすものという思想が主であって、反対に、相互誘導をコントロールするという思想はこれまで無かった。
しかし、本発明の実施の形態に係る絶縁ゲート型半導体装置では、主電流Ｉｃの変化に起因する相互誘導作用を、ゲート電流Ｉｇの強化のために活用するように、主電流経路部材２１及びゲート電流経路部材２０が平行に近接して配置される。そのため、主電流経路部材２１及びゲート電流経路部材２０を直交させたり、できるだけ離間して配置させたりする場合に比べ、レイアウト上で省スペース化を大きく図ることができる。よって例えば主電流経路部材２１及びゲート電流経路部材２０が、半導体モジュールにおける回路パターンであり、この回路パターン上で半導体チップＱｊを搭載したパッケージの内部の回路パターンのレイアウトを決定する場合に、本発明は非常に有効である。
ここで通常、パッケージの本体となる絶縁回路基板１００の外形寸法や、絶縁回路基板１００の周縁領域における入出力端子や補助端子等のそれぞれの位置は標準化されており、製造メーカが異なっても互換性が保たれている場合が多い。一方、絶縁回路基板１００の内側の領域では、形成される回路パターンや半導体チップＱｊの搭載位置自体は任意に選択して設計できるが、外側の周縁領域の仕様が略一定に定められているため、回路パターン形成用に使用できる部分の面積には上限がある。
そして、絶縁ゲート型半導体装置の定格電流容量を大きくしようとすると、ビオサバールの法則が示すとおり、主電流Ｉｃの増大に伴って、ターンオン時の主電流Ｉｃの変化に伴う磁束密度や磁界の変動も大きくなる。変動を回避するため、既存の標準化されたパッケージを用いて主電流経路部材２１をなす配線及びゲート電流経路部材２０をなす配線をできるだけ離間配置するレイアウトを実現しようとしても、絶縁回路基板１００の内側の設計可能な領域の面積に上限があるため、十分に離間させることができない。また配線同士を直交させて配置するレイアウトの場合であっても、例えば搭載する半導体チップＱｊの個数が増加し、絶縁回路基板１００の内側の領域に占める半導体チップＱｊ全体の面積の割合が大きくなると、配線を延長させる必要等が生じて対応が困難になる。
この点、本発明の実施の形態に係る絶縁ゲート型半導体装置によれば、レイアウト上で大きな省スペース化を図れるので、既存の標準化された絶縁回路基板１００を用いても、スイッチング損失を低減した絶縁ゲート型半導体装置のパッケージを製造できる。よって新規なパッケージの設計・開発が不要となり、コスト性に優れている。
また本発明の実施の形態に係る絶縁ゲート型半導体装置によれば、ゲート電流経路部材２０が主電流経路部材２１の直近に隣接するように配置され、鎖交する磁束密度が大きいので、主電流Ｉｃの変化の変化に伴う相互誘導作用を最大に活用できる。
また本発明の実施の形態に係る絶縁ゲート型半導体装置は、帰還容量の値が大きくなる大電流容量のパワー半導体装置のゲート駆動に適用することにより、パワー半導体装置の高速動作化とスイッチング損失の低減との両立が可能になる。また過大な発熱を抑制しながら、大電流を流すことができる。またターンオン動作を高速化できるので、パワー半導体装置の出力の向上、或いは波形の向上を図ることが可能になる。
（製造方法）
次に、図１に示した本発明の実施の形態に係る絶縁ゲート型半導体装置の製造方法を、主電流経路部材２１及びゲート電流経路部材２０が、半導体モジュールにおける回路パターンである場合を例に説明する。尚、以下に述べる絶縁ゲート型半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲内であれば、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
まず、一般に入手可能なモジュール用の絶縁回路基板１００を用意する。次に、この絶縁回路基板１００上で、主電流経路部材２１が配置される予定領域に予め成膜されている銅箔等の回路パターン用の導電膜をエッチング等により加工して、所定の配線の形状をパターニングする。主電流経路部材２１の配線のパターニングは、図６Ａに示すように、直線状に延びる部分が、後でゲート電流強化領域Ａに含まれるような平面パターンが形成されるように行う。
次に、絶縁回路基板１００上のゲート電流経路部材２０が配置される予定領域の導電膜をエッチング等により加工して、ゲート電流経路部材２０の配線をパターニングする。ゲート電流経路部材２０の配線のパターニングは、図６Ｂに示すように、主電流経路部材２１の直線状に延びる部分の配線パターンの直近に、主電流経路部材２１と平行に直線状に延びる部分が含まれるような平面パターンが形成されるように行う。
また主電流経路部材２１及びゲート電流経路部材２０のパターニングは、ゲート電流強化領域Ａにおいて、主電流経路部材２１及びゲート電流経路部材２０が互いに並んで平行に延びる領域を少なくとも部分的に含むように行う。尚、主電流経路部材２１のパターニング及びゲート電流経路部材２０のパターニングは、いずれか一方を先に行ってもよいし、或いは両方を同時に行ってもよい。
次に、主電流経路部材２１及びゲート電流経路部材２０以外の配線パターンも形成し、絶縁回路基板１００上で回路パターンを完成させる。次に図６Ｃに示すように、半導体チップＱｊを絶縁回路基板１００上の所定の位置に搭載し、はんだ等により接続して固定する。またワイヤーボンディング等により、搭載した半導体チップＱｊと回路パターン、回路パターン同士、及び、配線パターンと入出力端子や接続端子とをそれぞれ電気的に接続すれば、図１に示した絶縁ゲート型半導体装置を半導体モジュールの形で得ることができる。
（その他の実施の形態）
本発明は上記の開示した実施の形態によって説明したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになると考えられるべきである。
例えば図７に示すように、第１の主電流経路をなす主電流経路部材２１と共に、第２の主電流経路をなす補助主電流経路部材２２をゲート電流強化領域Ａに重なるように設けてもよい。図７に示した絶縁ゲート型半導体装置は、図１に示した絶縁ゲート型半導体装置と同様に、直線状に延びる部分を有する主電流経路部材２１と、この主電流経路部材２１の直近に主電流経路部材２１に平行に延びる部分を有するゲート電流経路部材２０とを備える。
補助主電流経路部材２２は、図７に示すように、エミッタ電極７と、半導体チップＱｊの外部に設けられた第１の外部端子３２との間に、エミッタ電極７及び第１の外部端子３２と電気的に接続して設けられている。補助主電流経路部材２２は直線状であり、ゲート電流経路部材２０の主電流経路部材２１と反対側に、平面パターンでゲート電流経路部材２０から離間して平行に設けられている。すなわち補助主電流経路部材２２は、主電流経路部材２１の直近に配置されたゲート電流経路部材２０よりも、主電流経路部材２１から遠くに配置される。
図７に示した絶縁ゲート型半導体装置においても、ゲート電流経路部材２０が主電流経路部材２１の直近で平行に配置され、ゲート電流Ｉｇが、ターンオン時の主電流Ｉｃの変化に起因する相互誘導作用を最も大きく受けることができる。そして主電流Ｉｃと逆向きに流れるゲート電流Ｉｇが誘導電流Ｉ１によって強化され、ゲート電流Ｉｇ及び誘導電流Ｉ１が制御信号としてゲート電極５に送り込まれることにより、ターンオン動作が従来よりも格段に速くなる。
図７に示したように、主電流経路部材２１及びゲート電流経路部材２０が平行で、かつ主電流Ｉｃ及びゲート電流Ｉｇが逆向きであれば、他の配線パターンを設けて、より利便性を高めた絶縁ゲート型半導体装置を得ることができる。
また図１〜図７では、電力用スイッチング素子の絶縁ゲート型半導体装置として代表的なＩＧＢＴを説明したが、本発明はＩＧＢＴに限定されず、種々の絶縁ゲート型半導体素子が採用可能である。例えば本発明は、ＭＯＳＦＥＴやＭＩＳＦＥＴ等の絶縁ゲート型電界効果トランジスタを始めとして、その他、ＭＯＳＳＩＴ、ＭＩＳＳＩＴ等の絶縁ゲート型静電誘導トランジスタや、ＭＯＳゲート静電誘導サイリスタ等他の絶縁ゲート型半導体装置でもよい。ＭＯＳＦＥＴ、ＭＩＳＦＥＴ、ＭＯＳＳＩＴ及びＭＩＳＳＩＴ等が採用される場合、「第１主電極領域」はソース領域を意味し、「第２主電極領域」はドレイン領域を意味する。
また本発明の実施の形態に係る絶縁ゲート型半導体装置においては、更に電力用スイッチング素子の保護用のダイオードチップ等の他の回路素子が絶縁回路基板１００上に搭載されていても構わない。例えばＩＧＢＴと逆並列に高速ダイオード（ＦＷＤ）を接続してもよいし、或いは整流ダイオード等他の回路素子を更に組み込んでもよい。
また半導体チップは１枚である必要はなく、実際には電力用半導体装置の定格容量が要請する個数の複数の半導体チップを用いてスイッチング素子を実現できる。大電流を扱う半導体装置になるほど、本発明の効果は顕著になる。
以上のとおり本発明は、上記に記載していない様々な実施の形態等を含むとともに、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１ ドリフト領域
２ａ，２ｂ ベース領域
３ａ，３ｂ エミッタ領域
４ ゲート絶縁膜
５ ゲート電極
６ 層間絶縁膜
７ エミッタ電極
８ バッファ層
９ コレクタ領域
１０ コレクタ電極
２０ ゲート電流経路部材
２１ 主電流経路部材
２２ 補助主電流経路部材
３０ 第２の外部端子
３１，３２ 第１の外部端子
４０ ゲート駆動回路
１００ 絶縁回路基板
Ａ ゲート電流強化領域
Ｉ１ 誘導電流
Ｉｃ，Ｉｃ１，Ｉｃ２ 主電流
Ｉｇ ゲート電流
Ｖｃｅ コレクタ・エミッタ間電圧
Ｑｊ 半導体チップ

Claims (4)

  1. 半導体チップからなる絶縁ゲート型半導体素子と、
    前記半導体チップを搭載し、周辺に第１の外部端子及び第２の外部端子を有する絶縁回路基板と、
    前記絶縁回路基板上に平面パターンで直線状に延びる部分を有するようにパターニングされ、前記第１の外部端子と前記絶縁ゲート型半導体素子の主電極領域との間を接続して設けられ、前記絶縁ゲート型半導体素子の主電流が前記第１の外部端子に向かって流れる主電流経路部材と、
    前記絶縁回路基板上に平面パターンで前記主電流経路部材の直線状に延びる部分と平行配置され直線状に延びる部分を有するようにパターニングされ、前記第２の外部端子と前記絶縁ゲート型半導体素子のゲート電極との間を接続して設けられ、平行配置された前記部分において、前記主電流を制御するゲート電流が前記主電流と反対方向に向かって流れるゲート電流経路部材と、を備え、
    前記主電流の生成する磁界の変化で生じる相互誘導によって前記ゲート電流経路部材に発生する電流を前記絶縁ゲート型半導体素子のターンオン時の前記ゲート電流の増大に用いることを特徴とする絶縁ゲート型半導体装置。
  2. 前記ゲート電流経路部材及び前記主電流経路部材は、隣接して設けられていることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  3. 前記ゲート電流経路部材の前記主電流経路部材と反対側に、補助主電流経路部材が更に設けられていることを特徴とする請求項１又は２に記載の絶縁ゲート型半導体装置。
  4. 半導体チップからなる絶縁ゲート型半導体素子を用意する工程と、
    絶縁回路基板上に、平面パターンで直線状に延びる部分を有する主電流経路部材と、平面パターンで前記主電流経路部材の直線状に延びる部分と平行配置され直線状に延びる部分を有するゲート電流経路部材とをパターニングする工程と、
    前記半導体チップを絶縁回路基板上に搭載する工程と、
    前記主電流経路部材と前記絶縁ゲート型半導体素子の主電極領域の間を接続する工程と、
    前記ゲート電流経路部材と前記絶縁ゲート型半導体素子のゲート電極の間を前記絶縁ゲート型半導体素子の主電流を制御するゲート電流が前記主電流と反対方向に向かって流れる方向となるように接続する工程と、
    を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
JP2018518131A 2016-05-19 2017-03-23 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法 Active JP6658876B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016100363 2016-05-19
JP2016100363 2016-05-19
PCT/JP2017/011840 WO2017199580A1 (ja) 2016-05-19 2017-03-23 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPWO2017199580A1 true JPWO2017199580A1 (ja) 2018-08-09
JP6658876B2 JP6658876B2 (ja) 2020-03-04

Family

ID=60326536

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018518131A Active JP6658876B2 (ja) 2016-05-19 2017-03-23 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法

Country Status (5)

Country Link
US (1) US10530354B2 (ja)
JP (1) JP6658876B2 (ja)
CN (1) CN108028646B (ja)
DE (1) DE112017000077T5 (ja)
WO (1) WO2017199580A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7231109B2 (ja) * 2020-03-18 2023-03-01 富士電機株式会社 電気回路及び半導体モジュール
CN116918066A (zh) 2021-09-09 2023-10-20 富士电机株式会社 半导体模块
CN115714138B (zh) * 2022-11-10 2023-08-15 上海功成半导体科技有限公司 Igbt器件及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005268649A (ja) * 2004-03-19 2005-09-29 Sony Corp 基板、光ピックアップ及び光ディスクドライブ
WO2008062800A1 (fr) * 2006-11-20 2008-05-29 Panasonic Corporation Dispositif à semi-conducteur et son procédé d'entraînement
JP2009021345A (ja) * 2007-07-11 2009-01-29 Mitsubishi Electric Corp パワー半導体モジュール
WO2013076916A1 (ja) * 2011-11-24 2013-05-30 株式会社デンソー スイッチング素子の駆動回路
WO2013161138A1 (ja) * 2012-04-26 2013-10-31 パナソニック株式会社 半導体装置および電力変換装置
US20140118055A1 (en) * 2012-10-26 2014-05-01 Ixys Corporation Igbt die structure with auxiliary p well terminal

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3067687B2 (ja) * 1997-05-08 2000-07-17 富士電機株式会社 Ｉｇｂｔ駆動回路
JP2007005492A (ja) * 2005-06-22 2007-01-11 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
JP2007085307A (ja) * 2005-09-26 2007-04-05 Diamond Electric Mfg Co Ltd 内燃機関用イオン電流検出装置
US8598920B2 (en) * 2009-05-19 2013-12-03 Mitsubishi Electric Corporation Gate driving circuit
JP2011066139A (ja) * 2009-09-16 2011-03-31 Sanken Electric Co Ltd 複合半導体装置
JP2011182591A (ja) * 2010-03-02 2011-09-15 Panasonic Corp 半導体装置
US8749278B2 (en) * 2010-08-09 2014-06-10 Honda Motor Co., Ltd. Semiconductor device driving unit and method
JP5695379B2 (ja) * 2010-09-30 2015-04-01 東芝三菱電機産業システム株式会社 電力変換装置
JP5670808B2 (ja) * 2011-04-04 2015-02-18 株式会社豊田中央研究所 横型ｉｇｂｔ
JP5637944B2 (ja) * 2011-06-29 2014-12-10 株式会社 日立パワーデバイス パワー半導体モジュール
JP5866827B2 (ja) * 2011-06-30 2016-02-24 富士電機株式会社 逆阻止型絶縁ゲート型バイポーラトランジスタの製造方法
JP5710555B2 (ja) * 2012-07-31 2015-04-30 株式会社東芝 半導体装置
EP2908338A4 (en) 2012-10-15 2016-07-13 Fuji Electric Co Ltd SEMICONDUCTOR COMPONENT
JPWO2014155959A1 (ja) * 2013-03-27 2017-02-16 パナソニックＩｐマネジメント株式会社 パワー半導体素子
JP5949646B2 (ja) * 2013-04-10 2016-07-13 株式会社デンソー 半導体装置
WO2015070347A1 (en) * 2013-11-14 2015-05-21 Tm4 Inc. Commutation cell, power converter and compensation circuit having dynamically controlled voltage gains
CN106165095B (zh) * 2014-02-14 2018-10-19 Abb 瑞士有限公司 具有两个辅助发射极导体路径的半导体模块
CN108475668B (zh) * 2015-10-29 2019-09-27 Abb瑞士股份有限公司 半导体模块
US10439606B2 (en) * 2017-08-15 2019-10-08 Fuji Electric Co., Ltd. Semiconductor module

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005268649A (ja) * 2004-03-19 2005-09-29 Sony Corp 基板、光ピックアップ及び光ディスクドライブ
WO2008062800A1 (fr) * 2006-11-20 2008-05-29 Panasonic Corporation Dispositif à semi-conducteur et son procédé d'entraînement
JP2009021345A (ja) * 2007-07-11 2009-01-29 Mitsubishi Electric Corp パワー半導体モジュール
WO2013076916A1 (ja) * 2011-11-24 2013-05-30 株式会社デンソー スイッチング素子の駆動回路
WO2013161138A1 (ja) * 2012-04-26 2013-10-31 パナソニック株式会社 半導体装置および電力変換装置
US20140118055A1 (en) * 2012-10-26 2014-05-01 Ixys Corporation Igbt die structure with auxiliary p well terminal

Also Published As

Publication number Publication date
US10530354B2 (en) 2020-01-07
DE112017000077T5 (de) 2018-04-19
CN108028646A (zh) 2018-05-11
WO2017199580A1 (ja) 2017-11-23
JP6658876B2 (ja) 2020-03-04
CN108028646B (zh) 2021-05-11
US20180191337A1 (en) 2018-07-05

Similar Documents

Publication Publication Date Title
US11063025B2 (en) Semiconductor module and power conversion device
US11605613B2 (en) Semiconductor device
JP6245365B2 (ja) ハーフブリッジパワー半導体モジュール及びその製造方法
JP6623283B2 (ja) パワー半導体モジュール
JP2015126342A (ja) パワー回路およびパワーモジュール
WO2017159029A1 (ja) 半導体モジュール
JPWO2014091608A1 (ja) パワー半導体モジュール及びこれを用いた電力変換装置
US20050194660A1 (en) IGBT module
JP6658876B2 (ja) 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法
JP2013219290A (ja) 半導体装置
JPWO2017056176A1 (ja) 半導体装置およびそれを備える半導体モジュール
JPWO2016129097A1 (ja) ハーフブリッジパワー半導体モジュール及びその製造方法
JP2018088531A (ja) 半導体モジュール
JP2019017112A (ja) パワー回路
WO2020203001A1 (ja) 半導体モジュール
US11705438B2 (en) Semiconductor device
US6795324B2 (en) Power converter
JP2024008998A (ja) 電子回路、半導体モジュール及び半導体装置
US9950898B2 (en) Semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP2005236108A (ja) 半導体装置
CN221614839U (zh) 功率半导体模块及半桥功率模块
JP7542511B2 (ja) 半導体装置
CN218827132U (zh) 一种增强型功率模块及功率模组
JP6274380B1 (ja) 半導体モジュール
JP2023044583A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180301

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20190411

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190528

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190726

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20190726

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200107

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200120

R150 Certificate of patent or registration of utility model

Ref document number: 6658876

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250