CN108475668B - 半导体模块 - Google Patents

半导体模块 Download PDF

Info

Publication number
CN108475668B
CN108475668B CN201680077341.6A CN201680077341A CN108475668B CN 108475668 B CN108475668 B CN 108475668B CN 201680077341 A CN201680077341 A CN 201680077341A CN 108475668 B CN108475668 B CN 108475668B
Authority
CN
China
Prior art keywords
semiconductor switch
conductor
chip
switch chip
emitter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680077341.6A
Other languages
English (en)
Other versions
CN108475668A (zh
Inventor
S.哈特曼恩
U.施拉普巴奇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Energy Co ltd
Original Assignee
ABB Technology AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ABB Technology AG filed Critical ABB Technology AG
Publication of CN108475668A publication Critical patent/CN108475668A/zh
Application granted granted Critical
Publication of CN108475668B publication Critical patent/CN108475668B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4846—Connecting portions with multiple bonds on the same bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Power Conversion In General (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Printers Or Recording Devices Using Electromagnetic And Radiation Means (AREA)

Abstract

一种半导体模块（10）包括：衬底板（14）；半导体开关芯片（22a）和二极管芯片（24a），附连到衬底板（14）上的集电极导体（16），其中二极管芯片（24a）反并联电连接到半导体开关芯片（22a）；其中半导体开关芯片（22a）经由接合线（28）电连接到衬底板（14）上的发射极导体（18），从而提供第一发射极电流路径（50a），该发射极导体（18）相对于二极管芯片（24a）与半导体开关芯片（22a）相对地布置；其中半导体开关芯片（22a）的栅电极（40a）经由接合线（28）电连接到衬底板（14）上的栅极导体（20），从而提供栅极电流路径（54a），该栅极导体（18）相对于二极管芯片（24a）与半导体开关芯片（22a）相对地布置；以及其中发射极导体（18）的突出区域（44）在二极管芯片（24a）旁边朝第一半导体开关芯片（22a）延伸，并且第一半导体开关芯片（22a）经由接合线（28）与突出区域（44）直接连接，从而提供至少部分沿栅极电流路径（54a）延伸的附加发射极电流路径（52）。半导体开关芯片（22a）是第一半导体开关芯片，以及二极管芯片（24a）是第一二极管芯片，其布置在第一行（42a）中。半导体模块（10）还包括第二行（42b）的附连到集电极导体（16）的第二二极管芯片（24a、24b）和第二半导体开关芯片（22b），其中每个行的二极管芯片（24a、24b）反并联电连接到相同行的半导体开关芯片（22a、22b），以及第一和第二行（42a、42b）并联电连接。第一半导体开关芯片（22a）布置在第二二极管芯片（24b）旁边，以及第二半导体芯片（22b）布置在第一二极管芯片（24a）旁边。

Description

半导体模块
技术领域
本发明涉及将若干半导体芯片封装到模块中的领域。具体来说，本发明涉及一种半导体模块。
背景技术
在IGBT功率半导体模块中，典型地，若干IGBT芯片和续流二极管芯片并联连接，以达到期望的模块额定电流。用于切换IGBT的栅极信号从半导体模块的外栅极端子馈送到每个IGBT芯片。在这个栅极电流路径中，信号可在IGBT的接通期间失真。这个失真可导致某些IGBT与其它IGBT相比切换更慢。这种电流不平衡可能是非期望的，并且可能特别减少半导体模块的短路安全操作区域。
为了产生低失真，有可能采用对称方式并排布置半导体开关，使得发射极电流路径和栅极电流路径分别大体上全部具有相同长度。
US 2002/0024134 A1示出一种半导体模块，其中栅电极以采用对称方式的布线模式来经由接合线连接。
在WO 2015/053219 A1和CN 203553127 U中，公开一般半导体模块。
发明内容
芯片的对称布置可引起半导体模块内的不良温度分布。半导体开关芯片以及二极管芯片全部集中于衬底板上的特定区域。
当芯片在半导体模块之上更均匀地分布时，这可引起更好的温度分布。然而，在这种情况下，一些半导体开关可具有比其它半导体开关更长的发射极电流路径。这些路径中的不同感应电压降可引起半导体模块内的电流不平衡。
本发明的目的是提供一种具有良好热行为和各方面协调的电磁耦合行为的半导体模块。
这个目的通过独立权利要求的主题来实现。由从属权利要求和以下描述，另外的示范实施例是显而易见的。
本发明涉及一种半导体模块，其例如可以是功率半导体模块，其可适合于大于100A和/或1.000 V的处理电流。
按照本发明的实施例，该半导体模块包括：衬底板；半导体开关芯片和二极管芯片，附连到衬底板上的集电极导体，其中二极管芯片反并联电连接到半导体开关芯片；其中半导体开关芯片（以及具体来说是其发射电极）经由接合线电连接到衬底板上的发射极导体，从而提供第一发射极电流路径。发射极导体相对于二极管芯片与半导体开关芯片相对地布置。换言之，二极管芯片可布置在发射极导体与半导体开关芯片之间。
半导体开关芯片的栅电极经由接合线电连接到衬底板上的栅极导体，从而提供栅极电流路径，该栅极导体相对于二极管芯片与半导体开关芯片相对地布置。换言之，二极管芯片可布置在栅极导体与半导体开关芯片之间。
发射极导体的突出区域在二极管芯片旁边朝第一半导体开关芯片延伸和/或布置，以及第一半导体开关芯片经由接合线与突出区域直接连接，从而提供至少部分沿栅极电流路径延伸的附加发射极电流路径。
衬底板可包括不导电衬底（例如陶瓷衬底）和金属化层，其中形成芯片所连接到的导体（例如集电极导体）。半导体开关芯片可经由集电电极来连接和/或接合到集电极导体。衬底板可被提供在金属基板（其例如可用于冷却衬底板）上。
半导体开关芯片可通过多于4个（例如多于10个）接合线电连接到发射极导体。栅电极可以仅经由一个或两个接合线电连接到栅极导体。第一半导体开关芯片可以仅经由一个或两个接合线与突出区域直接连接。
半导体开关芯片可以是携带和/或提供半导体开关（其是采用栅极信号可控的）的半导体芯片。二极管芯片可提供用于半导体开关芯片的续流二极管。发射极导体可提供半导体模块的发射极连接。集电极导体可提供半导体模块的集电极连接。
栅电极可布置在半导体开关芯片的与半导体开关芯片的发射电极相同的侧上，和/或可经由一个或多个接合线与栅极导体连接。栅极导体（其还可从衬底上的金属化层来制作）可布置在与发射极导体相同的侧上。栅极导体可提供用于半导体模块的栅极连接。
半导体开关芯片（以及具体来说是其发射电极）可经由一个或多个接合线与突出区域直接连接。以这种方式，形成发射极导体与半导体开关芯片之间的附加发射极电流路径，其可与接合线（其互连半导体开关芯片的栅电极和栅极导体）电感耦合。这个电感耦合可降低半导体开关芯片的栅极处的电压降。以这种方式，半导体开关的切换行为和/或切换速度可采用附加发射极电流路径来设置和/或适配。
例如，也许有可能的是，具有不同的第二栅极电流路径的第二半导体开关芯片可布置在半导体模块中。（第一）半导体开关芯片可具有比第二半导体开关芯片更长的栅极电流路径，以及两个半导体开关芯片的电压降可由于附加发射极电流路径而更加相等。
必须理解，集电极导体、发射极导体和栅极导体可以是整块的，或者可包括若干区域，其在衬底板上断开，但是其可以利用接合线电互连。例如，发射极导体的突出区域可与发射极导体的其余部分是整块的。集电极导体、发射极导体和/或栅极导体可具有多于0.1mm的厚度。
此外，必须理解，电流路径可通过接合线结合衬底板上的导体来提供。例如，栅极电流路径可通过一个或多个接合线和栅极导体（的至少一部分）来提供。第一发射极电流路径可通过连接到发射电极和发射极导体（的至少一部分）的接合线来提供。附加发射极电流路径可通过一个或多个接合线、这些接合线所连接到的突出区域和发射极导体（的至少一部分）来提供。
按照本发明的实施例，附加发射极电流路径和栅极电流路径布置成使得它们按照以下方式电感耦合：半导体开关芯片的栅极-发射极电压通过附加发射极路径中的电流来提高。
栅极-发射极电压则可等于第二半导体开关芯片的栅极-发射极电压。在这里，术语“等于”可意味着栅极-发射极电压相对于彼此相差不超过10%（乃至不超过5%）。
电感耦合可在与半导体开关芯片的栅电极所互连的接合线以及将发射电极与发射极导体的突出区域互连的接合线之间来实现。这些接合线可大体上相对于彼此平行延伸，和/或可彼此靠近以使得实现期望的电感耦合。
按照本发明的实施例，半导体开关芯片的栅电极经由接合线与衬底板上的桥接导体（其至少部分地被发射极导体的突出区域所包围，并且其经由接合线与栅极导体连接）连接。桥接导体可被看作是导体孤岛，其可通过衬底板的衬底上的金属化层来提供。例如，提供突出区域的金属化层的一部分可与突出区域断开，并且用作桥接导体。利用桥接导体，连接桥接导体和半导体开关芯片的栅电极的接合线相对于将发射极导体的突出区域与第一半导体开关芯片的发射电极连接的接合线的方向可更易于调整。因此，栅极电流路径与附加发射极电流路径之间的电感耦合可更易于调整。
按照本发明的实施例，桥接导体布置在二极管芯片与发射极导体的突出区域之间。也许有可能的是，桥接导体直接定位在二极管芯片旁边。然而，许还有可能的是，发射极导体的突出区域完全包围桥接导体，即，桥接导体经由发射极导体的突出区域的一部分与第一二极管芯片分开。
按照本发明的实施例，半导体开关芯片的栅电极被提供在半导体开关芯片的栅电极侧，以及半导体开关芯片定位成使得其栅电极侧指向二极管芯片，例如指向半导体模块的具有发射极导体的一侧。栅电极（其可比发射电极小许多）可被提供在半导体开关芯片的边缘。半导体开关芯片可按照以下方式来定位：使得这个边缘处于半导体开关芯片的比另一侧更靠近栅电极的侧。以这种方式，对应栅极电流路径可缩短。
按照本发明的实施例，发射极导体的突出区域仅在二极管芯片旁边延伸。例如，发射极导体以及具体来说突出区域可在通过半导体开关芯片和二极管芯片的平行延伸边缘所限定的构想线（thought line）之前终止。
按照本发明的实施例，发射极导体的突出区域还在半导体开关芯片旁边延伸。在这种情况下，发射极导体以及具体来说突出部分可超过上面提及的线。在这种情况下，提供附加发射极电流路径的一个或多个接合线可相对于第一栅极电流路径和/或第一发射极电流路径的接合线以更陡角度来布置。
按照本发明的实施例，栅极导体被发射极导体所包围。例如，栅极导体可包括金属化层的一个或多个孤岛，其被提供在发射极导体的金属化层内部。
按照本发明的实施例，半导体开关芯片是IGBT和/或MOSFET。IGBT芯片在一侧上具有集电电极，并且在相对侧上具有发射电极以及栅电极。
MOSFET芯片可在一侧上具有源电极，并且在相对侧上具有漏电极以及栅电极。对于MOSFET芯片，发射极又可称作源极，以及集电极又可称作漏极。类似地，发射极导体可被看作是源极导体，集电极导体可被看作是漏极导体，发射极电流路径可被看作是源电流路径等。
按照本发明，半导体开关芯片是第一半导体开关芯片，以及二极管芯片是第一二极管芯片，其布置在第一行；其中半导体模块还包括第二行的附连到集电极导体的第二二极管芯片和第二半导体开关芯片，其中每个行的二极管芯片反并联电连接到相同行的半导体开关芯片，以及第一和第二行并联电连接；其中第一半导体开关芯片布置在第二二极管芯片旁边，并且第二半导体芯片布置在第一二极管芯片旁边；其中第一和第二半导体开关芯片经由接合线电连接到衬底板上的发射极导体；其中发射极导体布置在第一二极管芯片和第二半导体开关芯片旁边的半导体模块的一侧上；其中第一和第二半导体开关芯片的栅电极电连接到栅极导体，该栅极导体布置在发射极导体所布置在的半导体模块的侧，使得第一半导体开关芯片的栅电极与栅极导体之间的第一栅极电流路径比第二半导体开关芯片的栅电极与栅极导体之间的第二栅极电流路径更长。
半导体开关芯片和芯片行的分别平行化可有利地提供比单独一行更高的额定电流。全部芯片可接合到集电极导体，其还可提供半导体模块的集电极连接。利用上述布置，没有半导体开关芯片必须直接放置在另一个半导体开关芯片旁边。这可提供半导体模块的更好热行为。另一方面，由于附加发射极电流路径，第一和第二半导体开关芯片的切换行为可彼此适配。
半导体开关芯片（以及二极管芯片）可同样设计，和/或可具有大体上矩形形状。
第一半导体开关芯片可经由第一发射极电流路径与发射极导体连接（其可通过接合线来提供），以及第二半导体开关芯片可经由不同的第二发射极电流路径与发射极导体连接（其也可通过接合线来提供）。换言之，半导体开关芯片的发射电极可以不直接互连，而是可以仅经由发射极导体来互连。
按照本发明的实施例，第一半导体开关芯片经由接合线与第一行的二极管芯片连接，以及第一行的二极管芯片经由接合线与发射极导体连接，和/或第二行的二极管芯片经由接合线与第二半导体开关芯片连接，并且第二半导体开关芯片经由接合线与发射极导体连接。每个行的半导体开关芯片和二极管芯片的组合可彼此互连并且经由与该行大体上平行延伸的多个接合线与发射极导体互连。按照这种方式，可提供两个分开的发射极电流路径。
按照本发明的实施例，第二半导体开关芯片的栅电极经由接合线直接连接到栅极导体。第二半导体开关芯片（其直接定位在发射电极旁边和/或该栅电极比第一半导体开关芯片的栅电极更靠近栅极导体）可具有比第一半导体开关芯片更短的栅极电流路径。
按照本发明的实施例，附加发射极电流路径和第一栅极电流路径布置成使得它们按照以下方式电感耦合：第一半导体开关芯片的栅极-发射极电压等于第二半导体开关芯片的栅极-发射极电压。在在第一栅极电流路径中的电感比在第二栅极电流路径中更高的情况下，第一半导体开关芯片的栅极与发射极之间的电压降可比第一半导体开关芯片的栅极与发射极之间更小。然而，当附加集电极电流路径和第一栅极电流路径电感耦合时，第一半导体开关芯片的发射极电流的升高（通过第一半导体开关芯片处的栅极-发射极电压降所引起）可引起第一栅极-发射极路径中的附加电压。这个附加电压可升高栅极电压降。
按照本发明的实施例，该半导体模块还包括至少三行的半导体开关芯片和二极管芯片，其并联连接。第三行可布置在第二行旁边，以及第二行和第三行的半导体开关芯片和二极管芯片并排布置。因此，三个开关芯片-二极管芯片组合可并排布置。这可提供甚至更高的额定电流。
按照本发明的实施例，该半导体模块还包括具有并联半导体开关的两半，其中每个半包括至少两行的半导体开关芯片和二极管芯片。每个半可设计有两行或更多行的芯片，如上文和下文所述。半导体模块的半可几乎同样地设计，和/或可被互连以形成半桥。具体来说，芯片和栅极电流路径的布置可相等。以这种方式，一个半的集电极导体可与另一半的发射极导体互连，以用于提供半导体模块的AC连接。
参照以下所述实施例说明本发明的这些方面及其它方面，并且本发明的这些方面及其它方面将通过参照以下所述实施例而显而易见。
附图说明
下面文本中将参照附图中示出的示范实施例更详细地解释本发明的主题。
图1示出从按照本发明的实施例的半导体模块的高处的视图。
图2示出从具有电感路径的图1的半导体模块的高处的视图。
图3示意示出图1和图2的半导体模块的电路图。
图4示出从按照本发明的另外的实施例的半导体模块的高处的视图。
图5示出从按照本发明的另外的实施例的半导体模块的高处的视图。
附图中所使用的附图标记及其含意在附图标记的列表中以概括形式列出。原则上，附图中相同部件以相同附图标记提供。
具体实施方式
图1示出从高处的功率半导体模块10。功率半导体模块10具有几乎同样设计的两半12a、12b，其中同样设计的部分可通过相对于彼此的大约180°的旋转而是大体上旋转对称的。
每个半12a、12b包括衬底板14，其上提供集电极导体16、发射极导体18和栅极导体20。全部导体16、18、20可由金属化层（其被提供在衬底板14的衬底上）来制作。
多个半导体芯片（即半导体开关芯片22a、22b和二极管芯片24a、24b）接合到集电极导体16。半导体开关芯片22a、22b利用集电电极来接合到集电极层16。例如，半导体开关芯片22a、22b可以是IGBT和/或MOSFET。
此外，半导体开关芯片22a、22b的发射电极26a、26b以及二极管24a、24b的其它侧经由接合线28来互连到发射极导体18。每个半导体开关芯片22a、22b包括栅电极40a、40b，其被提供在与发射电极26a、26b相同的侧。每个半导体开关芯片22a、22b的栅电极40a、40b经由接合线28与栅极导体20连接。
半导体开关芯片22a、22b和二极管芯片24a、24b两者均具有矩形形状，并且具有相同宽度。第一半导体开关芯片22a和第一二极管芯片24a布置在第一行42a中，以及第二半导体开关芯片22b和第二二极管芯片24b布置在第二行42b中。
每个行42a、42b的二极管芯片24a、24b反并联电连接到相同行的半导体开关芯片22a、22b，以及行42a、42b经由集电极导体16和发射极导体18并联电连接。总之，每个半12a、12b形成包括两个并联半导体开关芯片22a、22b（其各自包括由二极管芯片24a、24b所提供的续流二极管）的电气开关。
半导体模块10的两半12a、12b均被互连以形成半桥。第二半12b的集电极导体16在与发射极导体18和栅极导体20相对布置的衬底板上的DC-导体32上提供半导体模块10的DC+连接30a和DC-连接30b。DC-导体32经由接合线28与第一半12a的发射极导体18连接。
辅助DC+连接33与第一半12a的发射极导体18和栅极导体20相对地被提供，该DC+连接33经由接合线28连接到突出区域44的尖部46旁边的第一半12a上的DC+桥接导体34。DC+桥接导体34经由另外的接合线28与第二半12b的集电极导体16连接。
此外，在第二半12b上，提供温度传感器35。
第一半12a的集电极导体16提供半导体模块10的AC连接36。AC连接36与DC+连接30a和DC-连接30b相对地被提供。
此外，在第一半12a的栅极导体20侧，低侧栅极连接38a通过连接到栅极导体20的接合线28来提供。在这里，低侧发射极连接39a也通过连接到第一半12a的发射极导体20的接合线28来提供。在第二半12b的栅极导体20侧，高侧栅极连接38b通过连接到栅极导体20的接合线28来提供。在这里，高侧发射极连接39b也通过连接到第二半12b的发射极导体20的接合线28来提供。
每个行42a、42b中的芯片22a、24a/22b、24b的顺序相对于彼此反转。第一半导体开关芯片22a布置在第二二极管芯片24b旁边，以及第二半导体开关芯片22b布置在第一二极管芯片24a旁边。以这种方式，优化芯片22a、24a、22b、24b与衬底板14的热耦合，因为半导体开关芯片22a在衬底板14上均匀地分布。
发射极导体18和栅极导体20布置在半导体模块10的相同侧上。发射极导体18布置在第一二极管芯片24a和第二半导体开关芯片22b旁边。
可定义行42a、42b沿行方向延伸。在这种情况下，发射极导体18和栅极导体20可与行方向大体上正交地延伸。此外，将发射电极26a、26b与相同行的相应二极管互连的接合线28和/或将发射电极26a、26b与发射极导体18互连的接合线28和/或将二极管芯片24a、24b与发射极导体18互连的接合线28可与行方向大体上平行地延伸。
图1的栅极导体20是整块的，并且被发射极导体（在金属化层的平面中）完全包围。集电极导体16和发射极导体18也是整块的。
发射极导体具有突出区域44，其直接布置在第一行42a旁边，和/或其沿行方向突出。突出区域的尖部46经由两个接合线28与第一半导体开关芯片22a的发射极区域26a连接。图1中，相对于行方向，突出区域44（以及具体来说是其尖部46）在半导体开关芯片22a之前终止。
在突出区域44中，在二极管芯片24a旁边，布置桥接导体48，其用来将第一栅电极40a与栅极导体20互连。具体来说，接合线28将第一栅电极40a与桥接导体48互连，以及另外的接合线28将桥接导体48与栅极导体20互连。
图2附加地示出模块10中的特定电流路径。具有电感L1的第一发射极电流路径50a通过发射极导体18以及将发射极导体18经由第一二极管芯片24a与第一半导体开关芯片22a的发射电极26a互连的接合线28来提供。具有电感L2的第二发射极电流路径50b通过发射极导体18以及将发射极导体18与第二半导体开关芯片22b的发射电极26b直接互连的接合线28来提供。用几何学来看，第一发射极电流路径50a比第二发射极电流路径50b更长。
此外，存在用于第一半导体开关芯片22a的具有电感L3的附加发射极电流路径52，其通过发射极导体18、突出区域44以及将突出区域44与发射电极26a互连的接合线28来提供。
具有电感L4的第一栅极电流路径54a通过栅极导体20以及将栅极导体20与第一栅电极40a互连的接合线28来提供。第二栅极电流路径54b（其比第一栅极电流路径54a更长）通过栅极导体20以及将栅极导体20与第二栅电极40b互连的接合线28来提供。
图3示出半导体模块10的一个半12a、12b的电路图。在下面，让C为集电极导体的连接点，E是发射极导体18的连接点，G是栅极导体20的低侧或高侧连接38a、38b，以及X是低侧或高侧发射极连接39a、39b。E1和G1是第一半导体开关芯片22a的发射极和栅极，以及E2和G2是第二半导体开关芯片22b的发射极和栅极。
电流经过半导体开关芯片22a、22b经由集电极导体16从连接点C流动到发射极E1、E2并且经由电流路径50a、50b、52流动到连接点E。在连接点G与X之间，施加控制电压V（G-X），其被馈送到半导体开关芯片22a、22b。在半导体开关芯片22a、22b的接通期间，电流以电流斜率dI/dt来升高。这个电流斜率导致沿功率导体的感应电压降。对于发射极电流路径50a、50b采用L1和L2来指示电感。理想地，L1和L2应当相同，但是它们典型地不相同。
当我们假定L3=L4=0并且L1与L2不同时，电压降对于两个半导体开关芯片22a、22b不是相同的：
电压降的差则将引起控制信号（其施加到两个半导体开关芯片22a、22b）的差：
因此，栅极-发射极电压的这个差将导致两个半导体开关芯片22a、22b的电流斜率以及电流的差。
为了使两个电压降更加相等，对于具有更高发射极路径电感L1的半导体开关芯片22a，引入附加发射极电流路径52，其与第一栅极电流路径54a电感耦合。
如图1和图2所示，可通过大体上平行地和/或彼此紧随地布置两种路径的导体来实现耦合。这些导体对于附加发射极电流路径52是突出区域44和连接到发射电极26a的接合线28，并且对于第一栅极电流路径54a是桥接导体48以及与其连接的接合线28。桥接导体48可帮助布置大体上平行的导体，和/或采用使得可实现期望电感耦合的方。通过栅极电流路径54a紧随附加电流发射极路径52，可得到高互耦合。
让L3为附加发射极电流路径的电感，L4为第一栅极电流路径的电感，以及M是其互电感。附加发射极电流路径52的电压降将在第一栅极电流路径54中感生电压，并且因而将提升用于半导体开关芯片22a的栅极-发射极电压。这能够用来均衡两个半导体开关芯片22a、22b之间的耦合。
在第一栅极电流路径54a（L2和L3并联电连接）中感生的电压：
流经L3的dI/dt为：
这个dI/dt经由互电感M来耦合到第一栅极电流路径54a中：
第一半导体开关芯片22a的所产生栅极-发射极电压为：
第二半导体开关芯片22b的栅极-发射极电压不变：
通过调整互耦合，能够均衡所感生的栅极-发射极电压：
对于下列示例值，栅极-发射极耦合处于均衡：
L1 = 1 nH，L2 = 2 nH，L3 = 10 nH，M = 4 nH
图4示出半导体模块10的另一实施例。图2的设计与图1的设计几乎相等。然而，栅极导体20、发射极导体18、突出区域44和桥接区域48是不同的。
与图1相反，栅电极20不是整块的，而是包括发射极导体18中的若干孤岛，其通过接合线28来互连。
此外，桥接区域48直接布置在第一二极管芯片24a旁边。以这种方式，突出区域44和/或附加发射极电流路径52不具有孔和/或两个分支，而是仅具有一个分支。
如图1中一样，附加发射极电流路径52可包括从桥接区域48到发射电极26a的一个、两个或更多个接合线28。
图5示出半导体模块10的另外的实施例，其中每个半12a、12b包括三行42a、42b、42c的芯片，以实现甚至更高的额定电流。第三行42c可布置在第二行42b旁边，和/或可与第二行42b同样设计。
如先前实施例中一样，通过将其栅极电流路径与附加发射极电流路径电感耦合，第一半导体开关芯片22a的切换行为适合第二和第三第一半导体开关芯片22b、22c的切换行为。这可采用与针对先前实施例所述相同的方式来实现。
虽然已经在附图和以上描述中详细示出和描述了本发明，但是这种图示和描述要被认为是说明性或示范性而不是限制性的；本发明不局限于所公开的实施例。通过研究附图、本公开和所附权利要求，对所公开的实施例的其它变化能够由实践要求保护的本发明的以及本领域的熟练的技术人员理解和实施。在权利要求中，词语“包括”并不排除其它元件或步骤，以及不定冠词“a”、“an”并不排除多个。单个处理器或控制器或者其它单元可完成权利要求中所陈述的若干项的功能。实事不过是在互不相同的从属权利要求中陈述某些量度并不指示这些量度的组合不能用于产生优势。权利要求中的任何附图标记不应当被解释为限制范围。

Claims (14)

1.一种半导体模块（10），包括：
衬底板（14）；
第一半导体开关芯片（22a）和第一二极管芯片（24a），附连到所述衬底板（14）上的集电极导体（16），其中所述第一二极管芯片（24a）反并联电连接到所述第一半导体开关芯片（22a）；
其中所述第一半导体开关芯片（22a）经由接合线（28）电连接到所述衬底板（14）上的发射极导体（18），从而提供第一发射极电流路径（50a），所述发射极导体（18）相对于所述第一二极管芯片（24a）与所述第一半导体开关芯片（22a）相对地布置；
其中所述第一半导体开关芯片（22a）的栅电极（40a）经由接合线（28）电连接到所述衬底板（14）上的栅极导体（20），从而提供第一栅极电流路径（54a），所述栅极导体（20）相对于所述第一二极管芯片（24a）与所述第一半导体开关芯片（22a）相对地布置；
其中所述发射极导体（18）的突出区域（44）在所述第一二极管芯片（24a）旁边朝所述第一半导体开关芯片（22a）延伸，以及所述第一半导体开关芯片（22a）经由接合线（28）与所述突出区域（44）直接连接，从而提供至少部分沿所述第一栅极电流路径（54a）延伸的附加发射极电流路径（52）；
其中所述第一半导体开关芯片（22a）以及所述第一二极管芯片（24a）布置在第一行（42a）中；
其中所述半导体模块（10）还包括第二行（42b）的附连到所述集电极导体（16）的第二二极管芯片（24b）和第二半导体开关芯片（22b），其中每个行的所述二极管芯片（24a、24b）反并联电连接到相同行的所述半导体开关芯片（22a、22b），以及所述第一和第二行（42a、42b）并联电连接；
其中所述第一半导体开关芯片（22a）布置在所述第二二极管芯片（24b）旁边，以及所述第二半导体芯片（22b）布置在所述第一二极管芯片（24a）旁边；
其中所述第一和第二半导体开关芯片（22a、22b）经由接合线（28）电连接到所述衬底板（14）上的所述发射极导体（18）；
其中所述发射极导体（18）布置在所述第一二极管芯片（24a）和所述第二半导体开关芯片（22b）旁边的所述半导体模块（10）的一侧上；
其中所述第一和第二半导体开关芯片（22a、22b）的栅电极（40a、40b）电连接到所述栅极导体（20），所述栅极导体（20）布置在所述发射极导体（18）所布置在的所述半导体模块（10）的所述侧，使得所述第一半导体开关芯片（22a）的所述栅电极（40a）与所述栅极导体（20）之间的所述第一栅极电流路径（54a）比所述第二半导体开关芯片（22b）的所述栅电极（40b）与所述栅极导体（20）之间的第二栅极电流路径（54b）更长。
2.如权利要求1所述的半导体模块（10），
其中，所述附加发射极电流路径（52）和所述第一栅极电流路径（54a）布置成使得它们按照以下方式电感耦合：所述第一半导体开关芯片（22a）的栅极-发射极电压通过所述附加发射极电流路径（52）中的电流来提高。
3.如以上权利要求中的一项所述的半导体模块（10），
其中，所述第一半导体开关芯片（22a）经由接合线（28）与所述第一二极管芯片（24a）连接，以及所述第一二极管芯片（24a）经由接合线（28）与所述发射极导体（18）连接。
4.如权利要求1或2所述的半导体模块（10），
其中，所述第一半导体开关芯片（22a）的所述栅电极（40a）经由接合线（28）与所述衬底板（14）上的桥接导体（48）连接，所述桥接导体（48）至少部分地被所述发射极导体（18）的所述突出区域（44）所包围并且其经由接合线（28）与所述栅极导体（20）连接。
5.如权利要求4所述的半导体模块（10），
其中，所述桥接导体（48）布置在所述第一二极管芯片（24a）与所述发射极导体（18）的所述突出区域（44）之间；或者
其中所述发射极导体（18）的所述突出区域（44）完全包围所述桥接导体（48）。
6.如权利要求1或2所述的半导体模块（10），
其中，所述第一半导体开关芯片（22a）的所述栅电极（40a）被提供在所述第一半导体开关芯片（22a）的栅电极侧，并且其中所述第一半导体开关芯片（22a）定位成使得其栅电极侧指向所述第一二极管芯片（24a）。
7.如权利要求1或2所述的半导体模块（10），
其中，所述发射极导体（18）的所述突出区域（44）仅在所述第一二极管芯片（24a）旁边延伸；或者
其中，所述发射极导体（18）的所述突出区域（44）还在所述第一半导体开关芯片（22a）旁边延伸。
8.如权利要求1或2所述的半导体模块（10），
其中，所述栅极导体（20）被所述发射极导体（18）所包围。
9.如权利要求1或2所述的半导体模块（10），
其中，所述半导体开关芯片（22a、22b）是IGBT或MOSFET。
10.如权利要求1或2所述的半导体模块（10），
其中，所述第二二极管芯片（24b）经由接合线（28）与所述第二半导体开关芯片（22b）连接，以及所述第一半导体开关芯片（22a）经由接合线（28）与所述发射极导体（18）连接。
11.如权利要求1或2所述的半导体模块（10），
其中，所述第二半导体开关芯片（22b）的栅电极（40b）经由接合线（28）直接连接到所述栅极导体（20）。
12.如权利要求1或2所述的半导体模块（10），
其中，所述附加发射极电流路径（52）和所述第一栅极电流路径（54a）布置成使得它们按照以下方式电感耦合：所述第一半导体开关芯片（22a）的所述栅极-发射极电压等于所述第二半导体开关芯片（22b）的栅极-发射极电压。
13.如权利要求1或2所述的半导体模块（10），还包括：
至少三行（42a、42b、42c）的半导体开关芯片和二极管芯片，其并联连接；
其中第三行（42c）布置在所述第二行（42b）旁边，以及所述第二行（42b）和第三行（42c）的所述半导体开关芯片（22b、22c）和所述二极管芯片（24b、24c）并排布置。
14.如权利要求1或2所述的半导体模块（10），包括：
具有并联半导体开关（22a、22b）的两半（12a、12b）；
其中每个半（12a、12b）包括至少两行（42a、42b）的半导体开关芯片（22a、22b）和二极管芯片（24a 24b）；
其中所述半导体模块（10）的所述两半（12a、12b）被互连以形成半桥。
CN201680077341.6A 2015-10-29 2016-10-14 半导体模块 Active CN108475668B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP15192123.6 2015-10-29
EP15192123 2015-10-29
PCT/EP2016/074733 WO2017071976A1 (en) 2015-10-29 2016-10-14 Semiconductor module

Publications (2)

Publication Number Publication Date
CN108475668A CN108475668A (zh) 2018-08-31
CN108475668B true CN108475668B (zh) 2019-09-27

Family

ID=54364139

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680077341.6A Active CN108475668B (zh) 2015-10-29 2016-10-14 半导体模块

Country Status (5)

Country Link
US (1) US10276552B2 (zh)
EP (1) EP3178110A1 (zh)
JP (1) JP6466030B2 (zh)
CN (1) CN108475668B (zh)
WO (1) WO2017071976A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6658876B2 (ja) * 2016-05-19 2020-03-04 富士電機株式会社 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法
JP7365771B2 (ja) * 2019-01-31 2023-10-20 エイブリック株式会社 半導体装置
JP7233570B2 (ja) * 2019-05-14 2023-03-06 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト 低インダクタンスゲート交差部を有するパワー半導体モジュール
JP6875588B1 (ja) * 2020-09-18 2021-05-26 住友電気工業株式会社 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003142689A (ja) * 2001-11-01 2003-05-16 Mitsubishi Electric Corp 半導体装置
WO2004073065A1 (ja) * 2003-02-14 2004-08-26 Hitachi, Ltd. 半導体素子駆動用集積回路及び電力変換装置
JP2011210771A (ja) * 2010-03-29 2011-10-20 Fuji Electric Co Ltd 半導体装置
WO2014014012A1 (ja) * 2012-07-19 2014-01-23 三菱電機株式会社 電力用半導体モジュール
CN203553127U (zh) * 2013-10-24 2014-04-16 江苏宏微科技股份有限公司 轻薄型低电感功率模块
WO2015053219A1 (ja) * 2013-10-07 2015-04-16 ローム株式会社 パワーモジュールおよびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020024134A1 (en) 2000-08-28 2002-02-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JP4089143B2 (ja) * 2000-08-30 2008-05-28 三菱電機株式会社 電力用半導体装置
JP4715040B2 (ja) * 2001-06-08 2011-07-06 富士電機システムズ株式会社 半導体装置
JP3997730B2 (ja) * 2001-06-20 2007-10-24 株式会社日立製作所 電力変換装置及びそれを備えた移動体
WO2013128787A1 (ja) * 2012-03-01 2013-09-06 三菱電機株式会社 電力用半導体モジュール及び電力変換装置
EP2862202B1 (en) * 2012-06-19 2016-04-27 ABB Technology AG Substrate for mounting multiple power transistors thereon and power semiconductor module
JP6044215B2 (ja) * 2012-09-13 2016-12-14 富士電機株式会社 半導体装置
JP2015142059A (ja) * 2014-01-30 2015-08-03 株式会社日立製作所 パワー半導体モジュール

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003142689A (ja) * 2001-11-01 2003-05-16 Mitsubishi Electric Corp 半導体装置
WO2004073065A1 (ja) * 2003-02-14 2004-08-26 Hitachi, Ltd. 半導体素子駆動用集積回路及び電力変換装置
JP2011210771A (ja) * 2010-03-29 2011-10-20 Fuji Electric Co Ltd 半導体装置
WO2014014012A1 (ja) * 2012-07-19 2014-01-23 三菱電機株式会社 電力用半導体モジュール
WO2015053219A1 (ja) * 2013-10-07 2015-04-16 ローム株式会社 パワーモジュールおよびその製造方法
CN203553127U (zh) * 2013-10-24 2014-04-16 江苏宏微科技股份有限公司 轻薄型低电感功率模块

Also Published As

Publication number Publication date
JP2018532275A (ja) 2018-11-01
CN108475668A (zh) 2018-08-31
US20180247923A1 (en) 2018-08-30
US10276552B2 (en) 2019-04-30
EP3178110A1 (en) 2017-06-14
WO2017071976A1 (en) 2017-05-04
JP6466030B2 (ja) 2019-02-06

Similar Documents

Publication Publication Date Title
CN108475668B (zh) 半导体模块
JP7153649B2 (ja) ゲートパスインダクタンスが低いパワー半導体モジュール
CN106026692B (zh) 半导体模块、电力变换装置以及半导体模块的制造方法
CN105075405B (zh) 多层半导体器件的寄生电感减小电路板布局设计
CN103021967B (zh) 具有集成的厚膜印制电路板的功率半导体模块
CN105981274B (zh) 电力用半导体模块
US8618632B2 (en) Semiconductor device and multi-layered wiring substrate
CN109314102A (zh) 半导体电源模块
US10121773B2 (en) Semiconductor apparatus
CN104380463B (zh) 用于将多个功率晶体管安装在其上的衬底和功率半导体模块
CN106208634B (zh) 用于电流/功率平衡的方法和装置
CN109417051A (zh) 具有鲁棒性的低电感功率模块封装
US20170170157A1 (en) Power Transistor Module
CN106165095B (zh) 具有两个辅助发射极导体路径的半导体模块
CN106133908B (zh) 半导体装置及汇流条
CN107210290B (zh) 半桥式功率半导体模块及其制造方法
US11114944B2 (en) Fully integrated multi-phase buck converter with coupled air core inductors
CN109997223A (zh) 功率半导体模块
CN109755228A (zh) 具有可靠地切换可控半导体元件的半导体装置
EP3357089A1 (en) Low profile, low inductance power switching module and method of forming thereof
JP2016207783A (ja) パワーモジュール
CN105374811B (zh) 一种功率模块
CN106796930A (zh) 具有分布式栅极的功率晶体管
US7023086B2 (en) Semiconductor component arrangement with a reduced oscillation tendency
US11527456B2 (en) Power module with organic layers

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20210701

Address after: Baden, Switzerland

Patentee after: ABB grid Switzerland AG

Address before: Baden, Switzerland

Patentee before: ABB Switzerland Co.,Ltd.

CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Swiss Baden

Patentee after: Hitachi energy Switzerland AG

Address before: Swiss Baden

Patentee before: ABB grid Switzerland AG

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20240108

Address after: Zurich, SUI

Patentee after: Hitachi Energy Co.,Ltd.

Address before: Swiss Baden

Patentee before: Hitachi energy Switzerland AG