JP2018532275A - 半導体モジュール - Google Patents

Abstract

半導体モジュール（１０）は、基板プレート（１４）と、基板プレート（１４）上のコレクタ導体（１６）に取付けられた半導体スイッチチップ（２２ａ）およびダイオードチップ（２４ａ）とを含む。ダイオードチップ（２４ａ）は半導体スイッチチップ（２２ａ）に反平列に電気的に接続されている。半導体スイッチチップ（２２ａ）は、ボンドワイヤ（２８）を介して基板プレート（１４）上のエミッタ導体（１８）に電気的に接続されて、第１のエミッタ電流経路（５０ａ）をもたらし、当該エミッタ導体（１８）はダイオードチップ（２４ａ）に対して半導体スイッチチップ（２２ａ）の反対側に配置されている。半導体スイッチチップ（２２ａ）のゲート電極（４０ａ）は、ボンドワイヤ（２８）を介して基板プレート（１４）上のゲート導体（２０）に電気的に接続されて、ゲート電流経路（５４ａ）をもたらし、当該ゲート導体（１８）がダイオードチップ（２４ａ）に対して半導体スイッチチップ（２２ａ）の反対側に配置されている。エミッタ導体（１８）の突出領域（４４）がダイオードチップ（２４ａ）の傍において第１の半導体スイッチチップ（２２ａ）に向かって延びており、第１の半導体スイッチチップ（２２ａ）は、ボンドワイヤ（２８）を介して突出領域（４４）と直接接続されて、ゲート電流経路（５４ａ）に沿って少なくとも部分的に延びる付加的なエミッタ電流経路（５２）をもたらす。半導体スイッチチップ（２２ａ）は第１の半導体スイッチチップであり、ダイオードチップ（２４ａ）は第１のダイオードチップであって、これらは第１の列（４２ａ）に配置されている。半導体モジュール（１０）はさらに、コレクタ導体（１６）に取付けられた第２の半導体スイッチチップ（２２ｂ）と第２のダイオードチップ（２４ａ，２４ｂ）との第２の列（４２ｂ）を含む。各々の列のダイオードチップ（２４ａ，２４ｂ）は、同じ列の半導体スイッチチップ（２２ａ，２２ｂ）と反平列に電気的に接続されており、第１の列および第２の列（４２ａ，４２ｂ）は並列に電気的に接続されている。第１の半導体スイッチチップ（２２ａ）は第２のダイオードチップ（２４ｂ）の傍に配置され、第２の半導体チップ（２２ｂ）は第１のダイオードチップ（２４ａ）の傍に配置されている。

Description

発明の分野
本発明は、いくつかの半導体チップをモジュールにパッケージ化する分野に関する。特に、本発明は半導体モジュールに関する。

発明の背景
ＩＧＢＴパワー半導体モジュールにおいては、典型的には、いくつかのＩＧＢＴチップおよび還流ダイオードチップが所望のモジュール定格電流に達するように並列に接続されている。ＩＧＢＴをスイッチングするためのゲート信号は、半導体モジュールの外側ゲート端子から各々のＩＧＢＴチップに供給される。このゲート電流経路においては、ＩＧＢＴがオンにされている間、信号が歪む可能性がある。この歪みにより、いくつかのＩＧＢＴのスイッチングが他のＩＧＢＴと比べてより遅くなってしまう可能性がある。このような電流の不均衡は所望されない可能性があり、特に半導体モジュールの短絡安全動作領域を縮小してしまう可能性もある。

歪みを少なくするために、エミッタ電流経路およびゲート電流経路がそれぞれすべて実質的に同じ長さになるように、半導体スイッチを対称的に並べて配置することができる。

ＵＳ２００２／００２４１３４Ａ１は、ゲート電極がボンドワイヤを介して対称的に配線パターンと接続されている半導体モジュールを開示している。

ＷＯ２０１５／０５３２１９Ａ１およびＣＮ２０３５５３１２７Ｕにおいては、一般的な半導体モジュールが開示されている。

発明の説明
チップを対称的に配置すると、結果として、半導体モジュール内の温度分布が不良になる可能性がある。半導体スイッチチップおよびダイオードチップはともにすべてが、基板プレート上の特定の領域に集中して設けられている。

チップが半導体モジュール上にわたってより均一に分散されていると、結果として、より望ましい温度分布が得られる可能性がある。しかしながら、この場合、半導体スイッチの中には、他の半導体スイッチよりも長いエミッタ電流経路を有するものもある。これらの経路においてさまざまな誘導電圧の低下が起こると、半導体モジュール内で電流が不均衡になる可能性がある。

本発明の目的は、優れた熱挙動および十分に均衡のとれた電磁結合挙動を有する半導体モジュールを提供することである。

この目的は独立請求項の主題によって達成される。さらなる例示的な実施形態が従属請求項および以下の説明から明らかとなる。

本発明は半導体モジュールに関するものであって、たとえば、１００Ａおよび／または１．０００Ｖを超える電流を処理するために適合され得るパワー半導体モジュールであり得る。

本発明の一実施形態に従うと、半導体モジュールは、基板プレートと、当該基板プレート上のコレクタ導体に取付けられた半導体スイッチチップおよびダイオードチップとを含む。当該ダイオードチップは、当該半導体スイッチチップに反平列に電気的に接続されている。当該半導体スイッチチップ（および、特にそのエミッタ電極）は、ボンドワイヤを介して当該基板プレート上のエミッタ導体に電気的に接続されて、第１のエミッタ電流経路をもたらす。当該エミッタ導体は、当該ダイオードチップに対して当該半導体スイッチチップの反対側に配置される。言いかえれば、当該ダイオードチップは、当該エミッタ導体と当該半導体スイッチチップとの間に配置されてもよい。

当該半導体スイッチチップのゲート電極は、ボンドワイヤを介して当該基板プレート上のゲート導体に電気的に接続されて、ゲート電流経路をもたらす。当該ゲート導体は、当該ダイオードチップに対して当該半導体スイッチチップの反対側に配置されている。言いかえれば、当該ダイオードチップは、当該ゲート導体と当該半導体スイッチチップとの間に配置されてもよい。

当該エミッタ導体の突出領域は、当該ダイオードチップの傍において当該第１の半導体スイッチチップに向かって延びている、および／または配置されている。当該第１の半導体スイッチチップは、ボンドワイヤを介して当該突出領域と直接接続されて、当該ゲート電流経路に沿って少なくとも部分的に延びる付加的なエミッタ電流経路をもたらす。

当該基板プレートは、非導電性基板（たとえば、セラミックス基板）および金属層を含み得る。金属層においては、（コレクタ導体などの）導体が形成され、これらにチップが接続されている。半導体スイッチチップは、コレクタ電極を介してコレクタ導体に接続および／または接着されてもよい。基板プレートは、たとえば、基板プレートを冷却するのに用いられ得る金属ベースプレート上に設けられてもよい。

半導体スイッチチップは、４よりも多くの、たとえば１０よりも多くのボンドワイヤによってエミッタ導体に電気的に接続されてもよい。ゲート電極は、１つまたは２つのボンドワイヤだけを介してゲート導体に電気的に接続されてもよい。第１の半導体スイッチチップは、１つまたは２つのボンドワイヤだけを介して突出領域と直接接続されてもよい。

半導体スイッチチップは、ゲート信号で制御可能である半導体スイッチを担持および／または提供する半導体チップであってもよい。ダイオードチップは、半導体スイッチチップのために還流ダイオードを提供し得る。エミッタ導体は、半導体モジュールのエミッタ接続を提供し得る。コレクタ導体は、半導体モジュールのコレクタ接続を提供し得る。

ゲート電極は、半導体スイッチチップのうち、半導体スイッチチップのエミッタ電極と同じ側に配置されてもよく、および／または、１つ以上のボンドワイヤを介してゲート導体と接続されてもよい。基板上の金属層から構成され得るゲート導体は、エミッタ導体と同じ側に配置されてもよい。ゲート導体は、半導体モジュールのためにゲート接続を提供し得る。

半導体スイッチチップ（および、特にそのエミッタ電極）は、１つ以上のボンドワイヤを介して、直接、突出領域と接続されてもよい。このようにして、エミッタ導体と半導体スイッチチップとの間に付加的なエミッタ電流経路が形成される。当該付加的なエミッタ電流経路は、半導体スイッチチップのゲート電極とゲート導体とを相互接続するボンドワイヤと誘導結合し得る。この誘導結合は、半導体スイッチチップのゲートにおける電圧降下を低減させ得る。このようにして、半導体スイッチのスイッチング挙動および／またはスイッチング速度は、付加的なエミッタ電流経路で設定および／または適合され得る。

たとえば、異なる第２のゲート電流経路を備えた第２の半導体スイッチチップが半導体モジュールに配置され得ることも可能であり得る。（第１の）半導体スイッチチップは、第２の半導体スイッチチップよりも長いゲート電流経路を有する可能性があり、２つの半導体スイッチチップの電圧降下は、付加的なエミッタ電流経路があるために、より等しくなる可能性がある。

コレクタ導体、エミッタ導体およびゲート導体が一体型であってもよく、または、基板プレート上では分離されているがボンドワイヤで電気的に相互接続され得るいくつかの領域を含んでもよいことが理解されるべきである。たとえば、エミッタ導体の突出領域は、エミッタ導体の残りと一体になっていてもよい。コレクタ導体、エミッタ導体および／またはゲート導体は０．１ｍｍを超える厚さを有していてもよい。

さらに、電流経路が基板プレート上の導体と組合わせてボンドワイヤによって設けられ得ることが理解されるべきである。たとえば、ゲート電流経路は、１つ以上のボンドワイヤおよびゲート導体（の少なくとも一部）によってもたらされてもよい。第１のエミッタ電流経路は、エミッタ電極およびエミッタ導体（の少なくとも一部）に接続されたボンドワイヤによってもたらされてもよい。付加的なエミッタ電流経路は、１つ以上のボンドワイヤと、これらのボンドワイヤが接続されている突出領域と、エミッタ導体（の少なくとも一部）とによってもたらされてもよい。

本発明の一実施形態に従うと、付加的なエミッタ電流経路およびゲート電流経路は、半導体スイッチチップのゲート・エミッタ電圧が付加的なエミッタ経路における電流によって昇圧されることで、これら経路が誘導結合されるように、配置されている。

ゲート・エミッタ電圧は、次いで、第２の半導体スイッチチップのゲート・エミッタ電圧と等しくなり得る。ここで、「等しく」という語は、ゲート・エミッタ電圧同士が互いと異なる割合が１０％を越えない（または、さらには５％を越えない）ことを意味し得る。

誘導結合は、半導体スイッチチップのゲート電極と相互接続されたボンドワイヤと、エミッタ電極をエミッタ導体の突出領域に相互接続させるボンドワイヤとの間において達成され得る。これらのボンドワイヤは、所望の誘導結合が達成されるように、互いに対して実質的に並列に延びていてもよく、および／または、互いに近接していてもよい。

本発明の一実施形態に従うと、当該半導体スイッチチップのゲート電極は、ボンドワイヤを介して当該基板プレート上のブリッジング導体と接続される。当該ブリッジング導体は、当該エミッタ導体の当該突出領域によって少なくとも部分的に囲まれており、ボンドワイヤを介して当該ゲート導体と接続されている。ブリッジング導体は、当該基板プレートの基板上の金属層によってもたらされ得る導体島と見なされてもよい。たとえば、突出領域をもたらす金属層の一部は、突出領域から分離されてもよく、ブリッジング導体として用いられてもよい。ブリッジング導体を用いれば、エミッタ導体の突出領域を第１の半導体スイッチチップのエミッタ電極に接続させるボンドワイヤに対する、ブリッジング導体と半導体スイッチチップのゲート電極とを接続するボンドワイヤの方向が、より容易に調整され得る。これにより、ゲート電流経路と付加的なエミッタ電流経路との間の誘導結合がより容易に調整され得る。

本発明の一実施形態に従うと、ブリッジング導体は、ダイオードチップとエミッタ導体の突出領域との間に配置される。ブリッジング導体がダイオードチップのすぐ傍に位置決めされることも可能であり得る。しかしながら、エミッタ導体の突出領域がブリッジング導体を完全に囲むこと、すなわち、ブリッジング導体がエミッタ導体の突出領域の一部を介して第１のダイオードチップから分離されることも可能であり得る。

本発明の一実施形態に従うと、半導体スイッチチップのゲート電極は、半導体スイッチチップのゲート電極側に設けられ、半導体スイッチチップは、そのゲート電極側がダイオードチップの方に、たとえば、半導体モジュールのうちエミッタ導体を備えた側に向くように、位置決めされる。（エミッタ電極よりもはるかに小さい可能性のある）ゲート電極が半導体スイッチチップの端縁に設けられてもよい。半導体スイッチチップは、この端縁が半導体スイッチチップに位置している側がその反対側と比べてゲート電極により近くなるように、位置決めされてもよい。このようにして、対応するゲート電流経路が短くされ得る。

本発明の一実施形態に従うと、エミッタ導体の突出領域は、ダイオードチップの傍にだけ延びている。たとえば、エミッタ導体と、特に突出領域とは、半導体スイッチチップおよびダイオードチップの並行に延びる端縁によって規定される仮想線（thought line）よりも手前で終端となっていてもよい。

本発明の一実施形態に従うと、エミッタ導体の突出領域はまた、半導体スイッチチップの傍に延びている。この場合、エミッタ導体および特に突出領域は、上述の線を通り過ぎて延びていてもよい。この場合、付加的なエミッタ電流経路をもたらす１つ以上のボンドワイヤは、第１のゲート電流経路および／または第１のエミッタ電流経路のボンドワイヤに対して、より急峻な角度で配置されてもよい。

本発明の一実施形態に従うと、ゲート導体はエミッタ導体によって囲まれている。たとえば、ゲート導体は金属層のうちの１つ以上の島を含んでいてもよく、これら１つ以上の島はエミッタ導体の金属層の内部に設けられている。

本発明の一実施形態に従うと、半導体スイッチチップはＩＧＢＴおよび／またはＭＯＳＦＥＴである。ＩＧＢＴチップは、一方側にコレクタ電極と、反対側にエミッタ電極およびゲート電極とを有し得る。

ＭＯＳＦＥＴチップは、一方側にソース電極と、反対側にドレイン電極およびゲート電極とを有し得る。ＭＯＳＦＥＴチップの場合、エミッタはソースと称されてもよく、コレクタはドレインと称されてもよい。同様に、エミッタ導体はソース導体と見なされてもよく、コレクタ導体はドレイン導体と見なされてもよく、エミッタ電流経路はソース電流経路と見なされてもよい、等々である。

本発明に従うと、半導体スイッチチップは第１の半導体スイッチチップであり、ダイオードチップは第１のダイオードチップであり、これらは第１の列に配置されている。半導体モジュールはさらに、コレクタ導体に取付けられた第２の半導体スイッチチップと第２のダイオードチップとの第２の列を含む。各々の列のダイオードチップは同じ列の半導体スイッチチップに反平列に電気的に接続されており、第１の列および第２の列は並列に電気的に接続されている。第１の半導体スイッチチップは第２のダイオードチップの傍に配置されており、第２の半導体チップは第１のダイオードチップの傍に配置されている。第１の半導体スイッチチップおよび第２の半導体スイッチチップは、ボンドワイヤを介して基板プレート上のエミッタ導体に電気的に接続されている。エミッタ導体は、半導体モジュールのうちの第１のダイオードチップおよび第２の半導体スイッチチップの傍に配置されている。第１の半導体スイッチチップおよび第２の半導体スイッチチップのゲート電極は、ゲート導体に電気的に接続されており、当該ゲート導体は、第１の半導体スイッチチップのゲート電極とゲート導体との間の第１のゲート電流経路が第２の半導体スイッチチップのゲート電極とゲート導体との間の第２のゲート電流経路よりも長くなるように、半導体モジュールのうちエミッタ導体が配置されている側に配置されている。

半導体スイッチチップの平列化およびチップの列は、それぞれ、１列だけの場合よりも有利に高い定格電流をもたらし得る。すべてのチップがコレクタ導体に接着されてもよく、これによっても、半導体モジュールのコレクタ接続をもたらし得る。上述の配置であれば、半導体スイッチチップを別の半導体スイッチチップのすぐ傍に配置する必要がなくなる。これにより、半導体モジュールの熱挙動がより向上され得る。他方で、付加的なエミッタ電流経路があるために、第１の半導体スイッチチップおよび第２の半導体スイッチチップのスイッチング挙動が互いに対して適合され得る。

半導体スイッチチップ（さらにはダイオードチップ）は等しく設計されてもよく、および／または、実質的に矩形形状を有していてもよい。

第１の半導体スイッチチップは、第１のエミッタ電流経路を介してエミッタ導体と接続されてもよい（この接続はボンドワイヤによってもたらされもよい）。第２の半導体スイッチチップは、別の第２のエミッタ電流経路を介してエミッタ導体と接続されてもよい（この接続もボンドワイヤによってもたらされてもよい）。言いかえれば、半導体スイッチチップのエミッタ電極は、直接相互接続されなくてもよいが、エミッタ導体を介して相互接続されるだけであってもよい。

本発明の一実施形態に従うと、第１の半導体スイッチチップはボンドワイヤを介して第１の列のダイオードチップと接続されるとともに、第１の列のダイオードチップはボンドワイヤを介してエミッタ導体と接続され、および／または、第２の列のダイオードチップはボンドワイヤを介して第２の半導体スイッチチップと接続されるとともに、第２の半導体スイッチチップはボンドワイヤを介してエミッタ導体と接続される。各列の半導体スイッチチップとダイオードチップとの組合せは、当該列まで実質的に並列に延びる複数のボンドワイヤを介して、互いと、かつエミッタ導体と相互接続され得る。このようにして、２つの別個のエミッタ電流経路が設けられ得る。

本発明の一実施形態に従うと、第２の半導体スイッチチップのゲート電極は、ボンドワイヤを介してゲート導体に直接接続されている。第２の半導体スイッチチップは、エミッタ電極のすぐ傍に位置決めされており、および／または、そのゲート電極が第１の半導体スイッチチップのゲート電極としてのゲート導体により近接しており、第１の半導体スイッチチップとしてより短いゲート電流経路を有していてもよい。

本発明の一実施形態に従うと、付加的なエミッタ電流経路および第１のゲート電流経路は、第１の半導体スイッチチップのゲート・エミッタ電圧が第２の半導体スイッチチップのゲート・エミッタ電圧と等しくなることで、誘導結合されるように配置される。第２のゲート電流経路よりも第１のゲート電流経路のインダクタンスの方が高い場合、第１の半導体スイッチチップのゲートとエミッタとの間の電圧降下は、第１の半導体スイッチチップのゲートとエミッタとの間の電圧降下よりも小さくなり得る。しかしながら、付加的なエミッタ電流経路および第１のゲート電流経路が誘導結合されている場合、（第１の半導体スイッチチップにおけるゲート・エミッタ電圧低下によってもたらされる）第１の半導体スイッチチップのエミッタ電流の上昇は、第１のゲート・エミッタ経路に付加的な電圧をもたらし得る。この付加的な電圧により、ゲート電圧の低下が大きくなる可能性がある。

本発明の一実施形態に従うと、半導体モジュールはさらに、並列に接続されている半導体スイッチチップとダイオードチップとの少なくとも３つの列を含む。第３の列は第２の列の傍に配置されてもよい。第２の列および第３の列における半導体スイッチチップおよびダイオードチップは並んで配置されている。これにより、３つのスイッチチップ・ダイオードチップの組合せが並んで配置され得る。これにより、さらに高い定格電流が得られ得る。

本発明の一実施形態に従うと、半導体モジュールはさらに、並列化された半導体スイッチを備えた二等分された半体を含み、各々の半体は、半導体スイッチチップとダイオードチップとの少なくとも２つの列を含む。各々の半体は、上述および以下に記載されるように２列以上の複数チップが配置されるように設計されてもよい。半導体モジュールのこれらの半体同士は、ほぼ等しく設計されてもよく、および／または、ハーフブリッジを形成するように相互接続されてもよい。特に、複数のチップおよび複数のゲート電流経路の配置は等しくてもよい。このようにして、半導体モジュールのＡＣ接続をもたらすために、２分の１のコレクタ導体がもう一方の２分の１のエミッタ導体と相互接続され得る。

本発明のこれらおよび他の局面は、以下に記載される実施形態から明らかになるとともに以下に記載される実施形態に関連付けて説明される。

図面の簡単な説明
本発明の主題は、添付の図面に示される例示的な実施形態に関連付けて以下の文面においてより詳細に説明されるだろう。

本発明の一実施形態に従った半導体モジュールを上から見た図である。 誘導経路を備えた図１の半導体モジュールを上から見た図である。 図１および図２の半導体モジュールの回路図を概略的に示す図である。 本発明のさらなる実施形態に従った半導体モジュールを上から見た図である。 本発明のさらなる実施形態に従った半導体モジュールを上から見た図である。

添付の図面において用いられる参照符号およびそれらの意味は、参照符号のリストにおいて要約形式で列挙されている。原則として、図においては同一の部分には同じ参照符号が付されている。

例示的な実施形態の詳細な説明
図１はパワー半導体モジュール１０を上から見た図である。パワー半導体モジュール１０は、ほぼ等しく設計された２つの二等分された半体１２ａ、１２ｂを有する。等しく設計された部分は、互いに対して約１８０°回転させると実質的に回転対称となり得る。

各々の半体１２ａ、１２ｂは基板プレート１４を含む。基板プレート１４の上には、コレクタ導体１６、エミッタ導体１８およびゲート導体２０が設けられている。すべての導体１６、１８、２０は、基板プレート１４の基板上に設けられた金属層からできていてもよい。

複数の半導体チップ、すなわち、半導体スイッチチップ２２ａ、２２ｂおよびダイオードチップ２４ａ、２４ｂは、コレクタ導体１６に接着されている。半導体スイッチチップ２２ａ、２２ｂは、コレクタ電極でコレクタ層１６に接着されている。たとえば、半導体スイッチチップ２２ａ、２２ｂはＩＧＢＴおよび／またはＭＯＳＦＥＴであってもよい。

さらに、半導体スイッチチップ２２ａ、２２ｂのエミッタ電極２６ａ、２６ｂおよびダイオード２４ａ、２４ｂの反対側は、ボンドワイヤ２８を介してエミッタ導体１８に相互接続されている。各々の半導体スイッチチップ２２ａ、２２ｂは、エミッタ電極２６ａ、２６ｂと同じ側に設けられたゲート電極４０ａ、４０ｂを含む。各々の半導体スイッチチップ２２ａ、２２ｂのゲート電極４０ａ、４０ｂはボンドワイヤ２８を介してゲート導体２０と接続されている。

半導体スイッチチップ２２ａ、２２ｂおよびダイオードチップ２４ａ、２４ｂはともに矩形形状を有し、同じ幅を有する。第１の半導体スイッチチップ２２ａおよび第１のダイオードチップ２４ａは第１の列４２ａに配置され、第２の半導体スイッチチップ２２ｂおよび第２のダイオードチップ２４ｂは第２の列４２ｂに配置されている。

各々の列４２ａ、４２ｂのダイオードチップ２４ａ、２４ｂは、同じ列の半導体スイッチチップ２２ａ、２２ｂと反平列に電気的に接続され、列４２ａ、４２ｂは、コレクタ導体１６およびエミッタ導体１８を介して並列に電気的に接続されている。要約すると、各々の半体１２ａ、１２ｂは、２つの並列化された半導体スイッチチップ２２ａ、２２ｂを含む電気スイッチを形成しており、その各々は、ダイオードチップ２４ａ、２４ｂによってもたらされる還流ダイオードを含む。

半導体モジュール１０の半体１２ａ、１２ｂはともに、ハーフブリッジを形成するように相互接続されている。第２の半体１２ｂのコレクタ導体１６は、エミッタ導体１８およびゲート導体２０の反対側に配置された基板プレート上におけるＤＣ−導体３２上に、半導体モジュール１０のＤＣ＋接続３０ａとＤＣ−接続３０ｂとをもたらす。ＤＣ−導体３２は、ボンドワイヤ２８を介して第１の半体１２ａのエミッタ導体１８と接続されている。

予備のＤＣ＋接続３３は、第１の半体１２ａのエミッタ導体１８およびゲート導体２０の反対側に設けられており、そのＤＣ＋接続３３は、突出領域４４の先端４６の傍における第１の半体１２ａ上のＤＣ＋ブリッジング導体３４に、ボンドワイヤ２８を介して接続されている。ＤＣ＋ブリッジング導体３４は、さらなるボンドワイヤ２８を介して第２の半体１２ｂのコレクタ導体１６と接続されている。

さらに、第２の半体１２ｂ上に温度センサ３５が設けられている。
第１の半体１２ａのコレクタ導体１６は半導体モジュール１０のＡＣ接続３６をもたらす。ＡＣ接続３６は、ＤＣ＋接続３０ａおよびＤＣ−接続３０ｂの反対側に設けられている。

さらに、第１の半体１２ａのゲート導体２０の側に、ロー側ゲート接続３８ａが、ゲート導体２０に接続されたボンドワイヤ２８によって設けられている。ここでも、ロー側エミッタ接続３９ａが、第１の半体１２ａのエミッタ導体２０に接続されたボンドワイヤ２８によって設けられている。第２の半体１２ｂのゲート導体２０の側には、ハイ側ゲート接続３８ｂが、ゲート導体２０に接続されたボンドワイヤ２８によって設けられている。ここでも、ハイ側エミッタ接続３９ｂは、第２の半体１２ｂのエミッタ導体２０に接続されたボンドワイヤ２８によって設けられている。

各々の列４２ａ、４２ｂにおけるチップ２２ａ、２４ａ／２２ｂ、２４ｂの順序は互いに対して逆にされる。第１の半導体スイッチチップ２２ａは第２のダイオードチップ２４ｂの傍に配置され、第２の半導体スイッチチップ２２ｂは第１のダイオードチップ２４ａの傍に配置される。このようにして、基板プレート１４に対するチップ２２ａ、２４ａ、２２ｂ、２４ｂの熱結合が最適化される。なぜなら、半導体スイッチチップ２２ａが基板プレート１４上において均一に分散されているからである。

エミッタ導体１８およびゲート導体２０は半導体モジュール１０のうち同じ側に配置される。エミッタ導体１８は、第１のダイオードチップ２４ａおよび第２の半導体スイッチチップ２２ｂの傍に配置される。

列４２ａ、４２ｂが列方向に沿って延びていると規定されてもよい。この場合、エミッタ導体１８およびゲート導体２０は列方向に実質的に直交して延びていてもよい。さらに、エミッタ電極２６ａ、２６ｂを同じ列のそれぞれのダイオードと相互接続するボンドワイヤ２８、および／または、エミッタ電極２６ａ、２６ｂをエミッタ導体１８と相互接続するボンドワイヤ２８、および／または、ダイオードチップ２４ａ、２４ｂをエミッタ導体１８と相互接続するボンドワイヤ２８は、列方向に対して実質的に平行に延びていてもよい。

図１のゲート導体２０は一体型であり、（金属層の面における）エミッタ導体によって完全に囲まれている。また、コレクタ導体１６およびエミッタ導体１８は一体型である。

エミッタ導体は突出領域４４を有する。突出領域４４は、第の１列４２ａのすぐ傍に配置されており、および／または、列方向に沿って突出している。突出領域の先端４６は、２つのボンドワイヤ２８を介して第１の半導体スイッチチップ２２ａのエミッタ領域２６ａと接続されている。図１においては、列方向に対して、突出領域４４（および、特にその先端４６）が半導体スイッチ２２ａの手前で終端している。

突出領域４４においては、ダイオードチップ２４ａの傍に、ブリッジング導体４８が配置されている。ブリッジング導体４８は、第１のゲート電極４０ａをゲート導体２０に相互接続するのに用いられる。特に、ボンドワイヤ２８は、第１のゲート電極４０ａをブリッジング導体４８に相互接続しており、さらなるボンドワイヤ２８は、ブリッジング導体４８をゲート導体２０に相互接続している。

図２はモジュール１０における特定の電流経路を付加的に示す。インダクタンスＬ１を備えた第１のエミッタ電流経路５０ａは、エミッタ導体１８およびボンドワイヤ２８によってもたらされる。ボンドワイヤ２８は、第１のダイオードチップ２４ａを介してエミッタ導体１８を第１の半導体スイッチチップ２２ａのエミッタ電極２６ａに相互接続している。インダクタンスＬ２を備えた第２のエミッタ電流経路５０ｂは、エミッタ導体１８およびボンドワイヤ２８によってもたらされる。ボンドワイヤ２８は、エミッタ導体１８を第２の半導体スイッチチップ２２ｂのエミッタ電極２６ｂに直接相互接続している。幾何学的に見ると、第１のエミッタ電流経路５０ａは第２のエミッタ電流経路５０ｂよりも長い。

さらに、第１の半導体スイッチチップ２２ａのためのインダクタンスＬ３付きの付加的なエミッタ電流経路５２がある。この付加的なエミッタ電流経路５２は、エミッタ導体１８と、突出領域４４と、突出領域４４をエミッタ電極２６ａに相互接続するボンドワイヤ２８とによって設けられている。

インダクタンスＬ４付きの第１のゲート電流経路５４ａは、ゲート導体２０と、ゲート導体２０を第１のゲート電極４０ａに相互接続するボンドワイヤ２８とによって設けられている。第１のゲート電流経路５４ａよりも長い第２のゲート電流経路５４ｂは、ゲート導体２０と、ゲート導体２０を第２のゲート電極４０ｂに相互接続するボンドワイヤ２８とによって設けられている。

図３は、半導体モジュール１０の一方の半体１２ａ、１２ｂについての回路図を示す。以下においては、コレクタ導体の接続点をＣとし、エミッタ導体１８の接続点をＥとし、ゲート導体２０のロー側接続３８ａまたはハイ側接続３８ｂをＧとし、ロー側エミッタ接続３９ａまたはハイ側エミッタ接続３９ｂをＸとする。Ｅ１およびＧ１は、第１の半導体スイッチチップ２２ａのエミッタおよびゲートであり、Ｅ２およびＧ２は、第２の半導体スイッチチップ２２ｂのエミッタおよびゲートである。

電流は、接続点Ｃから、コレクタ導体１６を介して半導体スイッチチップ２２ａ、２２ｂを通ってエミッタＥ１、Ｅ２に流れ、電流経路５０ａ、５０ｂ、５２を介して接続点Ｅに流れる。接続点Ｇと接続点Ｘとの間において、半導体スイッチチップ２２ａ、２２ｂに供給される制御電圧Ｖ（Ｇ−Ｘ）が印加される。半導体スイッチチップ２２ａ、２２ｂがオンにされている間、電流が電流スロープｄＩ／ｄｔで上昇する。この電流スロープにより、パワー導体に沿った誘導電圧降下がもたらされることとなる。エミッタ電流経路５０ａ、５０ｂのためのインダクタンスがそれぞれＬ１およびＬ２で示されている。理想的には、Ｌ１およびＬ２は同一でなければならないが、典型的には同一ではない。

Ｌ３＝Ｌ４＝０であるとともにＬ１がＬ２とは異なっていると想定すると、電圧降下は２つの半導体スイッチチップ２２ａ、２２ｂに関して同じではなくなる。

次いで、電圧降下の差が、２つの半導体スイッチチップ２２ａ、２２ｂに印加される制御信号に差をもたらすこととなる。

結果として、このゲート・エミッタ電圧の差が電流の差をもたらして、２つの半導体スイッチチップ２２ａ、２２ｂの電流スロープをもたらすこととなる。

２つの電圧降下をより等しくするために、より高いエミッタ経路インダクタンスＬ１を備えた半導体スイッチチップ２２ａにおいて、第１のゲート電流経路５４ａと誘導結合される付加的なエミッタ電流経路５２が差し込まれる。

図１および図２に示されるように、この結合は、両方の経路の導体を実質的に並列に配置することによって、および／または互いに密接に追従するように配置することによって達成され得る。これらの導体は、突出領域４４と、付加的なエミッタ電流経路５２のためにエミッタ電極２６ａに接続されたボンドワイヤ２８と、ブリッジング導体４８と、さらには、第１のゲート電流経路５４ａのためにそれに接続されているボンドワイヤ２８とである。ブリッジング導体４８は、導体同士を実質的に並列に配置することを支援することもでき、および／または、所望の誘導結合が達成され得るように支援することもできる。付加的な電流エミッタ経路５２を密接に追従するゲート電流経路５４ａにより、高い相互結合が得られ得る。

付加的なエミッタ電流経路のインダクタンスをＬ３とし、第１のゲート電流経路のインダクタンスをＬ４とし、それらの相互インダクタンスをＭとする。付加的なエミッタ電流経路５２において電圧が低下すると、第１のゲート電流経路５４に電圧が誘導されることとなり、これにより、半導体スイッチチップ２２ａのためのゲート・エミッタ電圧を上昇させることとなる。これは、２つの半導体スイッチチップ２２ａと２２ｂとの間の結合を均等化するために用いることができる。

第１のゲート電流経路５４ａにおいて誘導される電圧（電気的に並列に接続されているＬ２およびＬ３）は以下のとおりである。

Ｌ３を流れるｄＩ／ｄｔは以下のとおりである。

このｄＩ／ｄｔは、相互インダクタンスＭを介して第１のゲート電流経路５４ａに結合されている。

第１の半導体スイッチチップ２２ａの結果として生じるゲート・エミッタ電圧は以下のとおりである。

第２の半導体スイッチチップ２２ｂのゲート・エミッタ電圧は不変である。

相互結合を調整することにより、誘導されたゲート・エミッタ電圧を均等化することができる。

以下の例示的な値の場合、ゲート・エミッタ結合は平衡状態になる。
Ｌ１＝１ｎＨ，Ｌ２＝２ｎＨ，Ｌ３＝１０ｎＨ，Ｍ＝４ｎＨ
図４は、半導体モジュール１０のさらなる実施形態を示す。図２の設計は、図１の設計とほぼ等しい。しかしながら、ゲート導体２０、エミッタ導体１８、突出領域４４およびブリッジング領域４８は異なっている。

図１とは異なり、ゲート電極２０は一体型ではなく、エミッタ導体１８においてワイヤボンド２８によって相互接続されたいくつかの島を含む。

さらに、ブリッジング領域４８は、第１のダイオードチップ２４ａのすぐ傍に配置されている。このようにして、突出領域４４および／または付加的なエミッタ電流経路５２は、ホールおよび／または２つの分岐を有していないが、分岐を１つだけ有している。

図１に示されるように、付加的なエミッタ電流経路５２は、ブリッジング領域４８からエミッタ電極２６ａまでの１つまたは２つ以上のボンドワイヤ２８を含んでもよい。

図５は、半導体モジュール１０のさらなる実施形態を示す。各々の半体１２ａ、１２ｂは、さらに高い定格電流を達成するために３つの列４２ａ、４２ｂ、４２ｃのチップを含む。第３の列４２ｃは第２の列４２ｂの傍に配置されてもよく、および／または、第２の列４２ｂと等しく設計されてもよい。

上述の実施形態と同様に、第１の半導体スイッチチップ２２ａのスイッチング挙動は、そのゲート電流経路を付加的なエミッタ電流経路と誘導結合することによって、第２の半導体スイッチチップ２２ｂおよび第３の半導体スイッチチップ２２ｃのスイッチング挙動に適合される。これは、上述の実施形態に関連付けて記載されたのと同じ方法で達成され得る。

本発明は添付の図面および上述の説明において詳細に図示および記載されているが、このような図示および記載は、例示的または代表的なものとみなされるべきであって、限定的なものと見なされるべきではない。本発明は開示された実施形態に限定されるものではない。開示された実施形態についての他の変形例は、添付の図面、開示および添付の特許請求の範囲を検討することにより、当業者によって、クレームされている発明を実施することによって理解および実施することができるだろう。請求項においては、「含む」という語は他の要素またはステップを除外するものではなく、不定冠詞「ａ」または「ａｎ」は複数形を除外するものではない。単一のプロセッサもしくはコントローラまたは他のユニットは、請求項において記載されるいくつかの要素の機能を果たし得る。いくつかの基準が互いに異なる従属請求項において記載されるという事実は、単に、これらの基準の組合せを有利になるように用いることができないことを示すものではない。請求項におけるいずれの参照符号も範囲を限定するものとして解釈されるべきではない。

参照符号のリスト
１０ 半導体モジュール
１２ａ 半導体モジュールの第１の半体
１２ｂ 半導体モジュールの第２の半体
１４ 基板プレート
１６ コレクタ導体
１８ エミッタ導体
２０ ゲート導体
２２ａ 第１の半導体スイッチチップ
２２ｂ 第２の半導体スイッチチップ
２４ａ 第１のダイオードチップ
２４ｂ 第２のダイオードチップ
２６ａ 第１のエミッタ電極
２６ｂ 第２のエミッタ電極
２８ ボンドワイヤ
３０ａ ＤＣ＋接続
３０ｂ ＤＣ−接続
３２ ＤＣ−導体
３４ ＤＣ＋ブリッジング導体
３６ ＡＣ接続
３８ａ ロー側ゲート接続
３８ｂ ハイ側ゲート接続
３９ａ ロー側エミッタ接続
３９ｂ ハイ側エミッタ接続
４０ａ 第１のゲート電極
４０ｂ 第２のゲート電極
４２ａ 第１の列
４２ｂ 第２の列
４４ 突出領域
４６ 突出領域の先端
４８ ブリッジング導体
５０ａ 第１のエミッタ電流経路
５０ｂ 第２のエミッタ電流経路
５２ 付加的なエミッタ電流経路
５４ａ 第１のゲート電流経路
５４ｂ 第２のゲート電流経路
Ｃ コレクタ接続点
Ｇ ゲート接続点
Ｅ エミッタ接続点
Ｘ 予備のエミッタ接続点
Ｇ１，Ｇ２ ゲート
Ｅ１，Ｅ２ エミッタ
Ｌ１ 第１のエミッタ電流経路のインダクタンス
Ｌ２ 第２のエミッタ電流経路のインダクタンス
Ｌ３ 付加的なエミッタ電流経路のインダクタンス
Ｌ４ 第１のゲート電流経路のインダクタンス
２２ｃ 第３の半導体スイッチチップ
２４ｃ 第３のダイオードチップ
４２ｃ 第３の列

Claims (14)

1. 半導体モジュール（１０）であって、
   基板プレート（１４）と、
   前記基板プレート（１４）上のコレクタ導体（１６）に取付けられた半導体スイッチチップ（２２ａ）およびダイオードチップ（２４ａ）とを含み、前記ダイオードチップ（２４ａ）は前記半導体スイッチチップ（２２ａ）に反平列に電気的に接続されており、
   前記半導体スイッチチップ（２２ａ）は、ボンドワイヤ（２８）を介して前記基板プレート（１４）上のエミッタ導体（１８）に電気的に接続されて、第１のエミッタ電流経路（５０ａ）をもたらし、前記エミッタ導体（１８）は、前記ダイオードチップ（２４ａ）に対して前記半導体スイッチチップ（２２ａ）の反対側に配置されており、
   前記半導体スイッチチップ（２２ａ）のゲート電極（４０ａ）は、ボンドワイヤ（２８）を介して前記基板プレート（１４）上のゲート導体（２０）に電気的に接続されて、ゲート電流経路（５４ａ）をもたらし、前記ゲート導体（２０）は、前記ダイオードチップ（２４ａ）に対して前記半導体スイッチチップ（２２ａ）の反対側に配置されており、
   前記エミッタ導体（１８）の突出領域（４４）は前記ダイオードチップ（２４ａ）の傍において前記第１の半導体スイッチチップ（２２ａ）に向かって延びており、前記第１の半導体スイッチチップ（２２ａ）は、ボンドワイヤ（２８）を介して前記突出領域（４４）と直接接続されて、前記ゲート電流経路（５４ａ）に沿って少なくとも部分的に延びる付加的なエミッタ電流経路（５２）をもたらし、
   前記半導体スイッチチップ（２２ａ）は第１の半導体スイッチチップであり、前記ダイオードチップ（２４ａ）は第１のダイオードチップであり、第１の列（４２ａ）に配置されており、
   前記半導体モジュール（１０）はさらに、前記コレクタ導体（１６）に取付けられた第２の半導体スイッチチップ（２２ｂ）と第２のダイオードチップ（２４ａ，２４ｂ）との第２の列（４２ｂ）を含み、各々の列の前記ダイオードチップ（２４ａ，２４ｂ）は、同じ列の前記半導体スイッチチップ（２２ａ，２２ｂ）に反平列に電気的に接続されており、前記第１の列および前記第２の列（４２ａ，４２ｂ）は、並列に電気的に接続されており、
   前記第１の半導体スイッチチップ（２２ａ）は前記第２のダイオードチップ（２４ｂ）の傍に配置され、前記第２の半導体チップ（２２ｂ）は前記第１のダイオードチップ（２４ａ）の傍に配置されており、
   前記第１の半導体スイッチチップおよび前記第２の半導体スイッチチップ（２２ａ，２２ｂ）は、ボンドワイヤ（２８）を介して前記基板プレート（１４）上の前記エミッタ導体（１８）に電気的に接続されており、
   前記エミッタ導体（１８）は、前記半導体モジュール（１０）のうちの前記第１のダイオードチップ（２４ａ）および前記第２の半導体スイッチチップ（２２ｂ）の傍に配置されており、
   前記第１の半導体スイッチチップおよび前記第２の半導体スイッチチップ（２２ａ，２２ｂ）のゲート電極（４０ａ，４０ｂ）は前記ゲート導体（２０）に電気的に接続されており、前記ゲート導体（２０）は、前記第１の半導体スイッチチップ（２２ａ）の前記ゲート電極（４０ａ）と前記ゲート導体（２０）との間の前記第１のゲート電流経路（５４ａ）が前記第２の半導体スイッチチップ（２２ｂ）の前記ゲート電極（４０ｂ）と前記ゲート導体（２０）との間の第２のゲート電流経路（５４ｂ）よりも長くなるように、前記半導体モジュール（１０）のうち前記エミッタ導体（１８）が配置されている側に配置されている、半導体モジュール（１０）。
2. 前記付加的なエミッタ電流経路（５２）および前記ゲート電流経路（５４ａ）は、前記半導体スイッチチップ（２２ａ）のゲート・エミッタ電圧が前記付加的なエミッタ電流経路（５２）における電流によって昇圧されることで、誘導結合されるように配置されている、請求項１に記載の半導体モジュール（１０）。
3. 前記半導体スイッチチップ（２２ａ）はボンドワイヤ（２８）を介して前記ダイオードチップ（２４ａ）と接続されており、前記ダイオードチップ（２４ａ）はボンドワイヤ（２８）を介して前記エミッタ導体（１８）と接続されている、請求項１または２に記載の半導体モジュール（１０）。
4. 前記半導体スイッチチップ（２２ａ）の前記ゲート電極（４０ａ）はボンドワイヤ（２８）を介して前記基板プレート（１４）上のブリッジング導体（４８）と接続されており、前記ブリッジング導体（４８）は、前記エミッタ導体（１８）の前記突出領域（４４）によって少なくとも部分的に囲まれており、ボンドワイヤ（２８）を介して前記ゲート導体（２０）と接続されている、請求項１から３のいずれか１項に記載の半導体モジュール（１０）。
5. 前記ブリッジング導体（４８）が前記ダイオードチップ（２４ａ）と前記エミッタ導体（１８）の前記突出領域（４４）との間に配置されているか、または、
   前記エミッタ導体（１８）の前記突出領域（４４）が前記ブリッジング導体（４８）を完全に囲んでいる、請求項３に記載の半導体モジュール（１０）。
6. 前記半導体スイッチチップ（２２ａ）の前記ゲート電極（４０ａ）は、前記半導体スイッチチップ（２２ａ）のゲート電極側に設けられており、前記半導体スイッチチップ（２２ａ）は、そのゲート電極側が前記ダイオードチップ（２４ａ）の方に向くように位置決めされる、請求項１から５のいずれか１項に記載の半導体モジュール（１０）。
7. 前記エミッタ導体（１８）の前記突出領域（４４）が前記ダイオードチップ（２４ａ）の傍にだけ延びているか、または、
   前記エミッタ導体（１８）の前記突出領域（４４）もまた前記半導体スイッチチップ（２２ａ）の傍に延びている、請求項１から６のいずれか１項に記載の半導体モジュール（１０）。
8. 前記ゲート導体（２０）は前記エミッタ導体（１８）によって囲まれている、請求項１から７のいずれか１項に記載の半導体モジュール（１０）。
9. 前記半導体スイッチチップ（２２ａ，２２ｂ）はＩＧＢＴまたはＭＯＳＦＥＴである、請求項１から８のいずれか１項に記載の半導体モジュール（１０）。
10. 前記第２のダイオードチップ（２４ｂ）はボンドワイヤ（２８）を介して前記第２の半導体スイッチチップ（２２ｂ）と接続されており、前記第２の半導体スイッチチップ（２２ａ）はボンドワイヤ（２８）を介して前記エミッタ導体（１８）と接続されている、請求項１から９のいずれか１項に記載の半導体モジュール（１０）。
11. 前記第２の半導体スイッチチップ（２２ｂ）のゲート電極（４０ｂ）は、ボンドワイヤ（２８）を介して前記ゲート導体（２０）に直接接続されている、請求項１から１０のいずれか１項に記載の半導体モジュール（１０）。
12. 前記付加的なエミッタ電流経路（５２）および前記第１のゲート電流経路（５４ａ）は、前記第１の半導体スイッチチップ（２２ａ）の前記ゲート・エミッタ電圧が前記第２の半導体スイッチチップ（２２ｂ）のゲート・エミッタ電圧と等しくなることで、誘導結合されるように配置されている、請求項１から１１のいずれか１項に記載の半導体モジュール（１０）。
13. 並列に接続された、半導体スイッチチップとダイオードチップとの少なくとも３つの列（４２ａ，４２ｂ，４２ｃ）をさらに含み、
    第３の列（４２ｃ）は前記第２の列（４２ｂ）の傍に配置されており、前記第２の列（４２ｂ）および前記第３の列（４２ｃ）の前記半導体スイッチチップ（２２ｂ，２２ｃ）および前記ダイオードチップ（２４ｂ，２４ｃ）は並んで配置される、請求項１から１２のいずれか１項に記載の半導体モジュール（１０）。
14. 並列の半導体スイッチ（２２ａ，２２ｂ）を備える二等分された半体（１２ａ，１２ｂ）を含み、
    各々の半体（１２ａ，１２ｂ）は、半導体スイッチチップ（２２ａ，２２ｂ）とダイオードチップ（２４ａ，２４ｂ）との少なくとも２つの列（４２ａ，４２ｂ）を含み、
    前記半導体モジュール（１０）の前記半体（１２ａ，１２ｂ）はハーフブリッジを形成するように相互接続されている、請求項１から１３のいずれか１項に記載の半導体モジュール（１０）。

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