WO2004073065A1 - 半導体素子駆動用集積回路及び電力変換装置 - Google Patents

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chip
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Naoki Sakurai
Masashi Rura
Masahiro Iwamura
Mutsuhiro Mori
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    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Definitions

  • the present invention relates to a semiconductor element driving integrated circuit and a power converter equipped with the same.
  • Driver circuits that drive semiconductor elements are applied to all types of electrical and electronic equipment.
  • An example is a power converter, for example, an invar converter that converts DC power supplied from a power supply into AC power and supplies the AC power to a load motor.
  • the driver circuit is composed of a plurality of circuits, for example, a circuit that generates a drive signal based on an external command, and a plurality of circuit elements that constitute a circuit that supplies drive power to a semiconductor element based on the drive signal. I have.
  • driver circuit for example, Japanese Unexamined Patent Publication No. Heisei 5-3-16755 and "Hitachi High Voltage Monolithic IC Data Book IC Series for Motor Driving, Hitachi, Ltd., March 2001, 11 to 11 "are known.
  • the driver circuits described in these documents are applied to a power converter, and a plurality of circuit elements are integrated by being incorporated in the same semiconductor chip. That is, it is made into monolithic IC (Integrated Circuit) or SOC (System on Chip) IC.
  • the integration of the driver circuit into an IC has the following advantages as compared with the case where a circuit is formed on a printed circuit board using a large number of individual components (discrete components). That is, (1) the number of parts can be significantly reduced and the size can be reduced. 2 Protection ⁇ It is easy to be intelligent by adding diagnostic functions. (3) Since they are in the same chip, signal transmission delay can be reduced. ⁇ Significant cost reduction can be achieved by mass production effect. For this reason, power conversion devices are required to be miniaturized, reduced in cost, and have high reliability, such as drive sources for electric vehicles and hybrid vehicles. In the automotive field, which uses AC motors, the use of I c in driver circuits for power converters is being actively promoted. DISCLOSURE OF THE INVENTION ''
  • the driver circuit has an output stage buffer unit that supplies driving power to the semiconductor element.
  • the circuit elements that make up this output stage buffer section are usually horizontal M-S (Metal-Oxide-Semiconductor) type field effect transistors (FETs). S—FET ”).
  • the horizontal structure of the MOS-FET has lower area efficiency than the vertical structure of the MOS-FET. For this reason, the area of the output buffer section increases due to the higher output of the driver circuit.
  • the current change rate (di / dt) of the drive power supplied from the output stage buffer section to the semiconductor element via the wire and external lead due to the higher output of the driver circuit cannot be ignored.
  • the circuit elements constituting the output stage buffer section on the semiconductor chip may be arranged on the semiconductor chip so that the inductance is reduced. It has also become.
  • QFP Quad Flat Package
  • the driver circuit has a circuit section for generating a drive signal based on an external command.
  • the drive unit of the output stage buffer unit receives the drive signal and drives the output stage buffer unit.
  • the circuit section that generates the drive signal generates a small amount of heat because low power consumption is achieved by a fine process.
  • the output stage buffer generates a large amount of heat because it outputs output power with a current of several A.
  • the thickness of the oxide film for insulating and isolating within the same semiconductor chip must be increased by increasing the output of the driver circuits. Therefore, there is a problem that the cost reduction, which has been regarded as an advantage, is lost.
  • a junction ion isolation (JI) type, a dielectric isolation type (DI) type, and a silicon icon on insulator (SOI) type are known. I have.
  • the DI type the support (polysilicon (potential)) and the silicon single crystal on which each layer of the circuit element is formed, and between each electrode of the circuit element and the non-corresponding layer of the silicon single crystal.
  • each is insulated by an oxide film.
  • the withstand voltage exceeds several hundred V due to the high output of the driver circuit, it is necessary to increase the thickness of the oxide film.
  • the time required for the semiconductor chip manufacturing process is increased and the yield is reduced due to the increase in the thickness of the oxide film. Therefore, in the case where the conventional driver circuit is integrated into an IC, the cost of the semiconductor chip increases.
  • a high-voltage side circuit and a low-voltage side circuit exist in the same semiconductor chip in a state of being coupled by parasitic capacitance.
  • the voltage fluctuation rate (d v / d t) in the semiconductor chip increases with an increase in the voltage of the driver circuit, the probability of malfunction of the IC increases due to the current due to the parasitic capacitance.
  • the control is conventionally fixed.
  • turn-on loss reduction and turn-on For the purpose of reducing the time rate of change di / dt of the main current at the time, a method of controlling the gate resistance by changing it to a suitable value in a plurality of element states during the evening-on operation is disclosed.
  • the inventors of the present application have studied the implementation of a driver circuit that can satisfy the above requirements by solving the extracted problems. As a result, the inventors of the present application have constructed a plurality of circuits instead of the conventional monolithic IC or SoC IC. It is possible to optimally separate multiple circuit elements according to their current, power loss, voltage, required withstand voltage, and other levels, integrate multiple circuit elements for each level, and incorporate them into individual semiconductor chips. It was discovered that the use of an iP (System in Package) IC could solve the extracted issues and satisfy the above requirements.
  • iP System in Package
  • the integrated circuit for driving a semiconductor element is configured to drive a semiconductor element by integrating a plurality of circuit elements, and at least a circuit element that supplies driving power to the semiconductor element is different from a semiconductor chip in which another circuit element is incorporated. This can be achieved by forming a circuit by being incorporated in another semiconductor chip.
  • the power conversion device includes a module unit having a semiconductor element for power conversion, and a control unit having a driver circuit for driving the semiconductor element.
  • the driver circuit includes a plurality of circuit elements. And at least a circuit element for supplying drive power to the semiconductor element is configured as an integrated circuit in which the semiconductor element is incorporated in a semiconductor chip separate from a semiconductor chip in which other circuit elements are incorporated. Can be achieved.
  • FIG. 1 is a plan view showing a mounting configuration of a driver IC according to a first embodiment of the present invention.
  • FIG. 2 is a sectional view taken along line AA ′ of FIG.
  • FIG. 3 is a sectional view taken along line BB ′ of FIG.
  • FIG. 4 is a cross-sectional view showing the configuration of the insulated wiring board of the driver IC in FIG.
  • FIG. 5 is a circuit block diagram showing a circuit configuration of the driver IC of FIG.
  • FIG. 6 is a plan view showing a mounting configuration of the room overnight apparatus in which the dryno IC of FIG. 1 is mounted as a driver circuit.
  • FIG. 7 is a sectional view taken along the line AA ′ of FIG.
  • FIG. 8 is a plan view partially showing a mounting configuration of a driver IC according to a second embodiment of the present invention.
  • FIG. 9 is a sectional view taken along line AA ′ of FIG.
  • FIG. 10 is a cross-sectional view taken along the line BB ′ of FIG.
  • FIG. 11 is an enlarged sectional view of a portion C in FIG.
  • FIG. 12 is a circuit diagram showing a parasitic capacitance in the level shift circuit of the driver IC in FIG.
  • FIG. 13 is a circuit block diagram showing a circuit configuration of the driver IC in FIG.
  • FIG. 14 is a plan view showing a mounting configuration of a driver IC according to a third embodiment of the present invention.
  • FIG. 15 is a sectional view taken along line AA ′ of FIG.
  • FIG. 16 is a cross-sectional view taken along the line BB ′ of FIG.
  • FIG. 17 is a plan view showing a mounting configuration of an invar overnight device in which the dryno IC of FIG. 14 is mounted as a driver circuit.
  • FIG. 18 is a sectional view taken along the line AA ′ of FIG.
  • FIG. 19 is a cross-sectional view showing a mounting configuration of a driver IC according to a fourth embodiment of the present invention.
  • FIG. 20 is a waveform chart of each part in the fourth embodiment of the present invention.
  • BEST MODE FOR CARRYING OUT THE INVENTION First Embodiment A first embodiment of the present invention will be described with reference to FIGS. 1 to 3 show the configuration of the driver IC according to the present embodiment.
  • FIG. 4 shows the configuration of the insulated wiring board of the driver IC of this embodiment.
  • FIG. 5 shows a circuit configuration of the driver IC of this embodiment.
  • Fig. 6 and Fig. 7 show the configuration of the invertor of this embodiment.
  • the inverter device is used in an electric vehicle mounted on an electric vehicle such as an electric vehicle using an electric motor as a sole driving source of a vehicle, a hybrid vehicle using both an engine as an internal combustion engine and an electric motor as driving sources of the vehicle, and the like.
  • a power converter used in a drive system which converts DC power supplied from a battery, which is a vehicle-mounted power supply, into AC power and supplies it to AC motors (for example, induction motors and synchronous motors).
  • the inverter device 3 includes a power module unit having a conversion circuit configured to convert DC power supplied from a battery into an AC electrode, and a control unit that drives the conversion circuit of the power module unit.
  • the conversion circuit in the power module section consists of two electrically-insulated gate bipolar transistors (hereinafter referred to as “IGBTs”), which are semiconductor elements (power switching elements) for power conversion. It consists of a series-connected circuit for one phase (one arm), three phases for U phase, V phase, and W phase (for three arms) and electrically connected in parallel to the battery. Between the IGB T of each arm, the input side of the corresponding phase of the AC load is electrically connected.
  • the upper arm IGBT chip 32H and the corresponding freewheeling diode chip 33H, and the lower arm IGBT chip 32L and the corresponding The reflux diode chip 3 3 H is fixed to the wiring pattern 3 51 of the ceramic insulating substrate 3 52 by soldering, and these are arranged side by side on the base plate 36 (heat sink) of the case 37. Is fixed with solder.
  • a positive main power terminal 30 H and a negative main power terminal 30 L electrically connected to the battery are connected to one longitudinal side of the case 37 by another longitudinal One side has an output terminal 31 U electrically connected to the U-phase input side of the load motor, an output terminal 31 V electrically connected to the V-phase input side, and a W-phase output terminal.
  • the output terminals 31 W electrically connected to the input side are respectively buried, and protrude outward in both lateral directions of the case 37.
  • the positive main power supply terminal 30H is electrically connected to a wiring pattern 351 to which the IGBT chip 32H on the upper arm side of each phase is fixed by a wire 38.
  • the negative side main power supply terminal 30 L is electrically connected to the wiring board 351 to which the lower arm side IGBT chip 32 L of each phase is fixed by a wire 38.
  • the output terminal 31U is electrically connected to the wiring pattern 351 of the U-phase lower arm side IGBT chip 32L secured to the wiring pattern 351 electrically connected to the upper arm side IGBT chip 32H by the wire 38. It is connected.
  • the output terminal 3 IV is electrically connected to the wiring pattern 351 with the wire 38 to which the V-phase lower arm-side I GBT chip 32 L is fixed and the upper arm-side I GBT chip 32 H is electrically connected with the wire 38. It is connected.
  • the output terminal 31W is electrically connected to the wiring pattern 351 of the W-phase lower arm side of the IGBT chip 32L fixedly attached thereto, and the upper arm side of the IGBT chip 32H is electrically connected to the wiring 38 by the wire 38. It is connected.
  • a component in which the driver IC 2 is fixed together with the passive component 5 on the wiring board 4 is arranged facing each other. It is fixed with an adhesive or the like.
  • the driver IC 2 and the upper arm-side IGBT chip 32H are connected to the driver IC 2 and the lower arm-side I GBT via the drive signal wiring 321H and the current detection wiring 322H provided on the base plate 36.
  • the GBT chip 32L is electrically connected to the drive signal wiring 321L and the current detection wiring 322L, respectively. Silicone resin 39 is potted into the case 37.
  • the ceramic insulating substrate 352 has a wiring pattern 351 fixed to the front surface and a metallized layer 353 fixed to the rear surface.
  • the material of the ceramic insulating plate 352 is preferably a material having high thermal conductivity such as aluminum nitride, but may be a material such as alumina or silicon nitride.
  • the material of the base plate 36 is preferably Cu (copper), which is excellent in thermal conductivity and low in cost, but considering the reliability of solder connection with the ceramic insulating substrate 352, Mo (molybdenum), Cu—Mo , AlZSiC composites, CuZCu2 ⁇ composites and the like.
  • As the wiring board 4 a printed wiring board or a ceramic wiring board is used.
  • the collector of the first power switching element (IGBT chip 32H on the upper arm side) is electrically connected to the high voltage terminal 3OH (positive side ... potential VCCH) of the power source (battery).
  • the emitter of the second power switching element (the lower arm side IGBT chip 32L) is electrically connected to the ground terminal 30L (negative side ... potential VCCL) of the main power supply (pattern).
  • a first freewheeling diode (a freewheeling diode chip 33H on the upper arm side) is electrically connected between the emitter and the collector of the first power switching element.
  • a second reflux diode (lower reflux diode chip 33 L) is electrically connected between the emitter and the collector of the second power switching element.
  • the emitter of the first power switching element and the collector of the second power switching element are electrically connected in series, and are electrically connected to the output terminal 31 (potential V0UT) of the combiner device 3.
  • the first power switching element and the second power switching element use IGBT, but mosfet may be used instead of the IGBT.
  • the upper arm drive circuit 2 12 is connected to the gate terminal 3 2 1 H of the gate of the first power switching element, and the lower arm drive circuit 2 is connected to the gate terminal 3 2 1 L of the gate of the second power switching element. 22 are electrically connected to each other.
  • the positive side of the lower arm drive circuit 2 2 2 On the positive side of the lower arm drive circuit 2 2, the positive side of the power supply 34 L with the negative side connected to the ground terminal 30 L (negative side) of the main power supply (battery) and the power supply 3 4 4 on the negative side
  • the negative electrodes of L are electrically connected.
  • the lower arm drive circuit 222 is supplied with DC power output from the power supply 34 L.
  • the emitter of the first power switching element is connected to the output terminal 31 of the inverter device 3. Therefore, the first power switching element is in a floating state with respect to the ground terminal 30 L (negative electrode side) of the main power supply battery. Therefore, the upper arm drive circuit 212 and the power supply 34H are insulated by an insulating circuit element (not shown) such as a transformer.
  • the negative side is the positive side of the power supply 34 H connected to the output terminal 31 of the inverter 3, and the negative side is the negative side of the power supply 34 H, respectively. It is electrically connected.
  • the DC power output from the power supply 34 H is supplied to the upper arm drive circuit 2 1 2 via an insulating circuit element. You.
  • the drive signal processing circuit 222 receives an input command output from an external controller (not shown), and receives a drive unit (not shown) of the upper arm drive circuit 212 and a drive unit of the lower arm drive circuit 222. (Not shown) is generated and output.
  • the drive unit of the lower arm drive circuit 222 receives the drive signal output from the drive signal processing circuit 222, and generates and outputs a drive signal for driving the final output stage buffer unit 222.
  • the final output stage buffer section 223 outputs driving power to turn on the second power switching element, and receives a driving signal output from the driving section, and outputs a predetermined driving voltage to the gate terminal 321 L. Supply drive power.
  • the drive signal output from the drive signal processing circuit 2 24 to the upper arm drive circuit 2 12 is converted (boosted) to a predetermined voltage via the level shift circuit 20, and then the upper arm drive circuit 2 1 2 drive unit.
  • the drive unit of the upper arm drive circuit 212 receives the drive signal output from the level shift circuit 20 and generates and outputs a drive signal for driving the final output stage buffer unit 211.
  • the final output stage buffer section 211 outputs driving power to turn on the first power switching element, and receives a driving signal output from the driving section, and supplies a predetermined signal to the gate terminal 3211H. Supply drive power.
  • the electrical size of the first power switching element is the current capacity (driving capacity) of the final output stage buffer section 21 3
  • the electrical size of the second power switching element is the final output stage buffer section. It is determined by the current capacity (drive capacity) of 223.
  • the upper arm drive circuit 2 12 including the level shift circuit 20 and the final output stage buffer section 2 13, and the lower arm drive circuit 2 2 including the final output stage buffer section 2 3 2 The plurality of circuit elements constituting the drive signal processing circuit 2 and the drive signal processing circuit 2 24 were integrated and integrated on the same semiconductor chip. That is, it was made into monolithic IC or SOCIC.
  • a plurality of circuit elements are optimally separated according to their power levels (for example, current capacity), and a plurality of circuit elements are integrated for each level, and each is integrated into an individual semiconductor chip.
  • the driver circuit is integrated into an IC using the so-called SIP method.
  • the high-voltage integrated circuit integrates the drive unit of the upper arm drive circuit 212, the level shift circuit 20 including the current detection circuit 210, the drive unit of the lower arm drive circuit 222, and the circuit elements constituting the drive signal processing circuit 224.
  • the circuit elements that constitute the final output stage buffer section 213 of the upper arm drive circuit 212 are built into the chip 200, and the p-channel MOS-FET chip 213p with the vertical structure and the n-channel M ⁇ S-
  • the circuit element that constitutes the final output stage buffer section 223 of the lower arm drive circuit 222 is built into the FET chip 213 n, and the p-channel M ⁇ S—FET chip 223 p with the vertical structure and the n-channel MOS—Incorporated into the FET chip 223 n to form the dryno IC 2.
  • dashed line in FIG. 5 indicates the range of the driver IC 2
  • the broken line indicates the range of the semiconductor chip.
  • the high-voltage IC chip 200 is disposed almost at the center of the rectangular insulated wiring board 24, and is fixed on the insulated wiring board 24 by the connecting member 25.
  • the wires 26 are electrically connected to a plurality of bonding pads 27 exposed on the surface of the insulating wiring board 24.
  • the MOS—FET chips 213 ⁇ and 213 ⁇ are high at one end in the longitudinal direction on the rectangular insulated wiring board 24 and in the short direction along the high-voltage IC chip 200. It is arranged opposite to the withstand voltage IC chip 200 and is fixed on the insulated wiring board 24 by the connecting member 25 ′, and is electrically connected to the plurality of bonding pads 27 exposed on the surface of the insulated wiring board 24 by wires 26. It is connected to the.
  • the MOS-FET chips 223 ⁇ and 223 ⁇ are high at the other end in the longitudinal direction on the rectangular insulated wiring board 24 and in the short direction so as to be juxtaposed along the high voltage IC chip 200. It is arranged opposite to the withstand voltage IC chip 200 and is fixed on the insulated wiring board 24 by the connecting member 25 ′, and is electrically connected to the plurality of bonding pads 27 exposed on the surface of the insulated wiring board 24 by wires 26. It is connected to the.
  • M ⁇ S—FET chip 213 ⁇ , 213 ⁇ , 223 ⁇ , 223 ⁇ By arranging them on the insulated wiring board 24, the distance from the external output terminal 28 'is minimized. That is, in the present embodiment, it is arranged near the external output terminal 28 ′ so as to be close to the external output terminal 28 ′.
  • the source of the M ⁇ S—FET chip 2 13 n, 2 13 p, 2 23 ⁇ , and 2 23 ⁇ are electrically connected to the bonding pads 27 on the insulating wiring board 24 in parallel. All semiconductor chips are composed of bare chips (naked chips).
  • the plurality of external output terminals 28 are fixed to the insulated wiring board 24 by connecting members (not shown), and are electrically connected to the insulated wiring board 24.
  • the structure including the semiconductor chip, the insulating wiring board 24 and the plurality of external output terminals 28 is molded with a sealing member 29 so that a part of the plurality of external output terminals 28 is exposed to the outside. And packaged.
  • the sealing member 29 is shown by a broken line so that the mounting configuration inside the driver IC 2 can be understood.
  • the insulated wiring board 24 is a multilayer wiring board as shown in FIG.
  • a three-layer glass ceramic wiring board using an Ag (silver) conductor as the wiring conductor 241 is used.
  • the wiring conductors 241 of each layer of the ceramics layer 243 are electrically connected by via holes 242.
  • Noble metal conductors such as Ag-Pt (platinum) conductors, Ag-Pd (palladium) conductors, or base metals such as Ni (nickel) conductors and Cu (copper) conductors Conductors are used.
  • the ceramic layer 243 is made of an oxide such as alumina or a nitride such as aluminum nitride. Other insulating ceramics may be used.
  • a resin-type insulating multilayer substrate such as glass epoxy may be used as the insulating wiring substrate 24 in order to reduce the cost.
  • connection members 25 and 25 ' are made of solder, Ag paste, or the like.
  • the wires 26 are made of gold, aluminum, or the like. In addition, by unifying the material and diameter of the wire 26 to one type, the efficiency in the bonding process can be improved. If it is necessary to use different wires depending on the location, different types of wires may be used as appropriate. Molding with the sealing member 29 mainly protects the fixed and bonded parts from the hot and humid atmosphere during storage or operation of the driver IC 2 after assembly, and from mechanical and thermal shock during transport and operation. It is given for the purpose of doing. An insulating member such as epoxy resin is used for the sealing member 29.
  • the structure including the semiconductor chip, the insulated wiring board 24 and the plurality of external output terminals 28 is transfer-molded with an epoxy resin containing silica filler.
  • the sealing member 29 can be applied only to the component mounting surface of the insulated wiring board 24 by potting.
  • the driver IC 2 of the present embodiment when the first power switching element is turned on, as shown by an arrow P on in FIG. 1, a wire is connected to a power supply wiring conductor (not shown) built in the insulating wiring board 24. 26, M ⁇ S—FET chip 2 13p, wire 26, insulated wiring Wiring conductor (not shown) built into substrate 24, gate terminal 3 2 1H via external output terminal 28 The current flows sequentially and is supplied to the first power switching element. As a result, the first power switching element is turned on. Similarly, when the second power switching element is turned on, as shown by the arrow Pon in FIG.
  • the wiring conductors built into the external output terminal 28 and the insulated wiring board 24 from the gate terminal 3 21 H The current flows through the wire 26, the MOS-FET chip 2 13n, and the ground wiring conductor (not shown) built into the insulating wiring board 24 via the wire 26 in this order.
  • the first power switching element is turned off.
  • the second power switching element is turned off, as shown by the arrow P of f in FIG.
  • the circuit elements constituting the final output stage buffer section 213 are provided on the MOS-FET chips 213 and 213n, and the circuit elements constituting the final output stage buffer section 223 are provided on the MOS-FET chip 223p. , 223 n, respectively, and are individualized from the high withstand voltage IC chip 200, so that the degree of freedom in the arrangement of the MOS-FET chips 213 p, 213 ⁇ , 223 ⁇ , 223 ⁇ can be improved.
  • the MOS-FET chips 213 ⁇ , 213 ⁇ , 223 ⁇ , and 223 ⁇ are arranged on the insulated wiring board 24 so that the distance from the external output terminal 28 ′ is minimized. Can be.
  • the conduction path of the output current inside the driver IC 2 can always be minimized, so that the inductance value on the current path is smaller than that of the conventional driver circuit IC.
  • the output current can be reduced. According to the experiment conducted by the inventors of the present application, it was confirmed that the value of the inductance on the current path can be set to about 1Z5 as compared with the IC of the conventional driver circuit.
  • the area of the semiconductor chip allocated as the final output stage buffer units 213 and 223 is reduced by the conventional driver circuit. It can be reduced compared to IC. According to an experiment conducted by the inventors of the present application, it was confirmed that the area of a semiconductor chip can be reduced by about 45% as compared with a conventional driver circuit IC, with the same on-resistance. did it. Conversely, when the assigned area of the semiconductor chip is the same, the on-resistance can be significantly reduced, and the power loss can be reduced.
  • the final output stage buffer units 213 and 223 are separated from the high withstand voltage IC chip 200, the final output stage buffer units 213 and 223 which generate relatively large heat due to power loss have a high withstand voltage. Since the heat is not directly transmitted to the IC chip 200, the operation stability at the time of temperature rise can be improved as compared with the conventional driver circuit integrated circuit. Therefore, according to the present embodiment, the driving capability of the driver IC 2 can be improved and the IC of the conventional driver circuit can be improved. However, cost increases and it is difficult to secure operational stability, and driver circuits with output currents exceeding 1 OA can be realized at low cost.
  • the above-described driver IC 2 is used as a driver circuit of high output and high voltage (for example, 1 OA, 170 V). It can be mounted on.
  • the installation area of the driver circuit can be reduced as compared with the conventional inverter device. Therefore, according to the present embodiment, the size and cost of the inverter device 3 can be reduced.
  • the height T of the inverter device 3 can be reduced, the volume of the inverter device 3 can be reduced, and the overall size of the inverter device 3 can be reduced. Can be planned.
  • the resistance to EMI Electromagnetic Interference
  • the driver circuit can be improved by downsizing the driver circuit. Therefore, according to the present embodiment, malfunctions due to noise can be reduced in spite of a high voltage of 170 V, so that the inverter device 3 with high reliability can be provided.
  • a three-phase invar device has been described as an invar device, but the same effect can be obtained in a single-phase invar device.
  • FIGS. 8 to 11 show the configuration of the driver IC of this embodiment.
  • FIG. 12 shows the parasitic capacitance in the level shift circuit of the driver IC of this embodiment.
  • FIG. 13 shows the circuit configuration of the driver IC of this embodiment. In the following, only the configuration different from the previous example will be described, and other description will be omitted.
  • This embodiment is a modification of the first embodiment.
  • the circuit elements forming the level shift circuit 20 are also formed as individual chips.
  • the high-voltage IC chip 200 is separated into a high-voltage side and a low-voltage side to make individual chips. That is, in the present embodiment, the circuit elements constituting the drive unit of the upper arm drive circuit 212 and the current detection circuit 211 of the level shift circuit 20 are incorporated in the upper arm IC chip 210. Circuit elements constituting the drive unit of the lower arm drive circuit 222 and the drive signal processing circuit 222 are incorporated in the lower arm IC chip 220. Lebe The circuit elements constituting the shift circuit 20 are incorporated in an n-channel M-S-FET chip 230 having a vertical structure.
  • the circuit elements that constitute the final output stage buffer section 213 of the upper arm drive circuit 212 are a vertical P-channel M ⁇ S—FET chip 213 p and a vertical n-channel M ⁇ S—FET chip 213. Built in n.
  • the circuit elements that constitute the final output stage buffer section 223 of the lower arm drive circuit 222 are a vertical p-channel MOS-FET chip 223 p and a vertical n-channel M ⁇ S—FET chip 223 n. Incorporated.
  • the upper arm IC chip 210 and the lower arm IC chip 220 are arranged so as to be arranged side by side in the longitudinal direction of the rectangular insulating wiring board 24. These are electrically connected by wires 26 to a plurality of bonding pads 27 exposed on the surface of the insulated wiring board 24.
  • the MOS-FET chip 230 is arranged between the upper arm IC chip 210 and the lower arm IC chip 220 so as to be sandwiched between them, or to face them in the longitudinal direction of the insulated wiring board 24. Then, it is fixed on the insulated wiring board 24 with a connecting member 25 ′.
  • the MOS-FET chip 230 is electrically connected to a plurality of bonding pads 27 exposed on the surface of the insulating wiring board 24 by wires 26.
  • MOS—FET chips 213 n, 213 ⁇ , 223 ⁇ , 223 ⁇ are located at one end in the short direction on the rectangular insulated wiring board 24 and in the arrangement direction of the upper arm IC chip 210 and the lower arm IC chip 220. Are arranged side by side.
  • the MOS-FET chips 213 ⁇ and 213 ⁇ are arranged on the rectangular insulated wiring board 24 at a position facing the upper arm IC chip 210 in the longitudinal direction.
  • the MOS-FET chips 223 n and 223 p are connected to the lower arm in the longitudinal direction on the rectangular insulated wiring board 24.
  • the external output terminals are also provided in this embodiment.
  • the distance to 28 ' is the shortest.
  • the sealing member 29 is mainly used for storage and operation after assembly and operation in a hot and humid atmosphere, and The purpose was to protect the fixed part and the bonding part from mechanical and thermal shocks during transportation and operation.
  • the present embodiment also has the purpose of ensuring and maintaining high-voltage insulation between chips and wiring patterns. For example, when VCCH becomes a high voltage of about 300 V, a withstand voltage of about 600 V is usually required between the upper and lower arms. For this reason, if the upper and lower arms are not merely insulated in the space and along the surface of the board, but also by filling them with resin to prevent short-circuiting due to foreign matter, they will be insulated for a long time even in an atmosphere such as high humidity bias. Sex can be maintained. For this reason, especially in the case of a high withstand voltage application, it is preferable to appropriately package with the sealing member 29.
  • d l is the distance between the lead terminals. This distance is determined so that there is sufficient margin for tracking breakdown along the sealing resin surface, creepage breakdown on the wiring board surface when the sealing resin is peeled off, and spatial insulation breakdown between terminals.
  • d2 is a distance between wirings on the substrate. This distance is determined so as to have a sufficient margin against creeping damage on the surface of the wiring board when the sealing resin is peeled off.
  • d 3 indicates the shortest distance between the wire 26 (low potential) and the side surface (high voltage) of the M ⁇ S—FET chip 230. A high AC voltage is applied to the sealing member 29 that interrupts the operation by the operation of the driver IC 2. If d 3 is small, the parasitic capacitance between the wire 26 and the drain electrode of the M ⁇ S—FET chip 230 increases.
  • a parasitic capacitance 2 31 exists between the gate and the drain, and when the wire 26 is a source wiring, the parasitic capacitance 2 31 exists. There is a parasitic capacitance 2 32 between the source and the drain. If d3 is small, parasitic capacitances 231 and 232 increase, and these may affect the operation of the driver IC. For this reason, d 3 is a value that has a sufficient margin in consideration of the insulation properties of the sealing member 29 with respect to the AC voltage, and the effects of the parasitic capacitances 2 31 and 2 32 on the operation of the driver IC. We need to decide.
  • a hard Au wire is selected as the material of the wire 26 of the MOS FET FET 230, and the loop height is made larger than the other portions to make d3 sufficiently large.
  • d3 is in the range of 50 to 300 m, depending on the withstand voltage of the driver IC.
  • the source of the MS chip 230 is electrically connected to the low voltage terminal 30 L of the main power supply, and the drain is electrically connected to the current detection circuit 211.
  • the other terminal of the current detection circuit 21 1 is electrically connected to the high potential side of the power supply 34 H of the upper arm drive circuit.
  • the MOS-FET of the level shift circuit 20 When the drive signal output from the drive signal processing circuit 224 is applied to the gate of the MOS-FET chip 230, the MOS-FET of the level shift circuit 20 is turned on, and the signal transmission current flows through the current detection circuit 211.
  • the current detection circuit 211 converts the signal transmission current into a voltage and supplies the voltage to the drive unit of the upper arm drive circuit 212. Thereby, the first power switching element is turned on.
  • the MOS-FET of the level shift circuit 20 changes (shifts) a signal voltage (level) from a low voltage to a high voltage by its internal resistance, and functions to cover this potential difference.
  • the internal resistance of the MOS-FET chip 230 tends to increase as the withstand voltage (that is, the potential difference) between the drain and the source increases. Transmission losses are not reduced. Therefore, in this embodiment, the MOS-FET chip 230 having a high withstand voltage (1000 V or more) that suppresses the signal transmission current to a very small current equivalent to that in the upper arm IC chip 210 and the lower arm IC chip 220 can be used. Is reduced to 1W or less.
  • the same effect as the previous example can be obtained.
  • a chip having an individual vertical structure is used for the chip 230, a high voltage which cannot be avoided in the conventional IC of the driver circuit is required. Process problems can be avoided. That is, in the upper arm IC chip 210 and the lower arm IC chip 220, since the withstand voltage inside the IC is about several tens of volts, an expensive insulating separation substrate such as DI or SOI and a special withstand voltage structure such as FLR are used. It is no longer needed and can be followed by normal process rules. Therefore, according to the present embodiment, it is possible to increase the speed of driving, reduce the loss, and reduce the size of the chip.
  • MOS-FET chip 230 a high-voltage, high-withstand-voltage, vertical structure MOS-FET chip with higher yield, lower cost, and better characteristics than the case where the MOS-FET chip 230 is formed on an insulating separation substrate is used. Can be adopted The area efficiency can be improved compared to when the horizontal M ⁇ S-FET chip is used.
  • the upper arm IC chip 210, the lower arm IC chip 220, and the MOS-FET chip 230 are separated, so that the noise immunity can be improved.
  • the conventional driver circuit IC the high voltage side and the low voltage side coupled by the parasitic capacitance exist in the same semiconductor chip, so there is a high possibility that the IC malfunctions due to the noise current caused by the voltage change (dv Z dt).
  • the driver circuit as in the present embodiment is integrated into an IC, the insulation distance between the high-voltage side and the low-voltage side can be sufficiently secured, and the parasitic capacitance between them can be reduced to a negligible level. Therefore, noise immunity can be improved, and operation reliability at a withstand voltage level (above 100 V) can be ensured.
  • FIGS. 14 to 16 show the configuration of the driver IC of this embodiment.
  • FIG. 17 and FIG. 18 show the configuration of the inverter device of this embodiment. In the following, only the configuration different from the previous example will be described, and other description will be omitted.
  • This embodiment is an improvement of the second embodiment, and includes an upper arm IC chip 210, a lower arm
  • solder pole 26 BGA-Ball Grid Array
  • the passive component 5 for the filter which has been installed on the wiring board 4 in the previous example, can be arranged in the same package by reducing the occupied area.
  • the passive component 5 includes a chip resistor, a chip capacitor, and the like.
  • the passive component 5 is used for a noise filter for a control power supply and a control timer function, contributing to higher functionality and higher added value of the driver IC 2.
  • the resin 262 is filled between the upper arm IC chip 210 and the lower arm IC chip 220 and the wiring board 24. With this configuration, in this embodiment, the thermal strain applied to the solder pole 26 1 is reduced, and the connection reliability at this portion is reduced. To improve the performance.
  • a solder pole is also used for the external output terminal 281.
  • the inductance on the current path output from the MOS-FET chips 213p, 213 ⁇ , 223 ⁇ , and 223 ⁇ to the outside is reduced. Note that the current flow when turning the first and second power switching elements on and off is the same as in the previous example.
  • the driver IC 2 is fixed on the base plate 36 via the wiring board 4 without being molded by the sealing member. That is, in the present embodiment, in the final process of manufacturing the Invar evening device 3, the silicon resin 39 potted and injected into the case 37 has a structure that also serves as insulation between the high voltage side and the low voltage side of the driver IC 2. . In this embodiment, a printed wiring board is used as the wiring board 4.
  • the same effect as the previous example can be obtained.
  • the BGA method is adopted for mounting the package of the driver IC 2 and the passive component 5 for the noise filter control timer function is built in, so that the wiring board 4 is combined.
  • the installation area can be reduced as compared with the conventional large driver circuit, and the inverter device 3 can be reduced in size and cost.
  • the immunity can be improved by downsizing the driver circuit, malfunctions due to noise can be reduced even at a high voltage (for example, 1700 V).
  • driver IC With the driver IC according to the present invention, a large current driving capability can be incorporated in a small semiconductor package, so that a circuit for controlling a gate voltage can be integrated.
  • the driving device of the present embodiment shown in FIG. 19 includes a driving circuit 402 and a driving circuit 403, a driving circuit 402, a driving circuit 403, and a gate of an IGBT 32 ⁇ (32 L). 404, 405, a gate power supply V, a control circuit 406 for controlling the operation of each drive circuit, a slope detection circuit 407 and a slope detection circuit 407 after a predetermined period of time. And a circuit 410 for transmitting the output of the circuit to the subsequent stage.
  • the slope detection circuit 407 has a change rate detection circuit 408 for detecting a time change rate of the gate voltage of the IGBT 32H (32 L), and a waveform shaping circuit 409 for shaping the output waveform.
  • the waveform shaping circuit 409 is not required if the output signal of the change rate detecting circuit 408 is sufficient to be transmitted to the configuration at the subsequent stage of the slope detecting circuit 407.
  • the control circuit 406 has a logic circuit to which the turn-on input signal Vin and the output of the slope detection circuit 407 are input, determines the timing of switching the drive circuit, and switches between the drive circuit 402 and the drive circuit 403 according to the timing. .
  • the resistance value Rb of the gate resistor 405 is set smaller than the resistance value Ra of the gate resistor 404.
  • the drive circuit is constituted by a PMOS transistor.
  • any other device having a switch function may be used.
  • the configuration of the other circuit blocks has the same function, the configuration does not have to be exactly the same as the configuration shown in this embodiment.
  • the timing at which the drive circuit 402 and the drive circuit 403 are switched is determined by detecting the time rate of change of the gate voltage of the IGBT 32H (32 L).
  • the output of the JK flip-flop 411 outputs a change rate detection circuit 408 for the gate voltage is a constant I GBT32H (32 L) in the off state in the L ow level L ow level, and the output of the NAND gate 416 becomes low level.
  • the pMOS transistor Sa turns on, the drive circuit 402 operates, and the gate resistance 404 having the resistance value Ra becomes effective.
  • the gate voltage starts to rise.
  • the gate voltage is input to the change rate detection circuit 408, and the change rate of the gate voltage is detected by the change rate detection circuit 408, and the output waveform is as shown in FIG. 20 (3).
  • the switching of the drive circuit is performed during the mirror period during which the gate voltage becomes constant during the turn-on operation, so that the output of the JK flip-flop 41 1 is set to High when the first pulse signal falls. To level.
  • the timer circuit 410 transmits the output of the slope detection circuit 407 to the subsequent logic circuit after a predetermined time has elapsed in order to surely switch the drive circuit during the mirror period.
  • the output of the inverter 415 becomes the Low level
  • the output of the NAND gate 416 becomes the High level
  • the drive circuit 402 stops, and the output of the JK flip-flop 411 is output to the NAND gate 414.
  • the gate potential of the pM ⁇ S transistor Sb becomes Low level
  • the drive circuit 403 is activated, and the resistor 5 becomes effective.
  • the effective gate resistance of the IGBT 32H (32 L) is switched from a large resistance value R a to a small resistance value Rb during the mirror period.
  • the IGBT32H (32 L) is driven through a large resistance value Ra at the initial stage of turn-on, so that the current rises slowly, and even if there is a floating inductance such as wiring, noise is suppressed and malfunction It is possible to realize a highly reliable drive device in which the risk of damage and destruction is kept low.
  • Such a driving method is generally referred to as soft switching.
  • soft switching When soft switching is performed, the risk of malfunction or destruction due to noise can be reduced, but the switching time becomes longer and switching loss increases.
  • the drive circuit is switched when large noise does not occur, and the effective gate resistance of the IGBT32H (32 L) is reduced to realize soft switching without increasing switching loss. be able to.
  • the present invention it is possible to meet demands for higher output (large current), higher voltage and lower loss.

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Abstract

本発明は、高出力(大電流)化,高電圧化及び低損失化などの要求に応えることができると共に、小型で低コストで信頼性の高い半導体素子駆動用集積回路及びそれを搭載した電力変換装置の提供を課題とする。課題を解決するために、上アーム駆動回路212の駆動部、電流検知回路210を含むレベルシフト回路20、下アーム駆動回路222の駆動部及び駆動信号処理回路224を構成する回路素子を集積して1つの高耐圧ICチップ200に組み込み、上アーム駆動回路212の最終出力段バッファ部213を構成する回路素子を縦型構造のpチャネルのMOS-FETチップ213pと、縦型構造のnチャネルのMOS-FETチップ213nに組み込み、下アーム駆動回路222の最終出力段バッファ部223を構成する回路素子を縦型構造のpチャネルのMOS-FETチップ223pと、縦型構造のnチャネルのMOS-FETチップ223nに組み込みドライバIC2を構成した。

Description

明 細 書 半導体素子駆動用集積回路及び電力変換装置 技術分野
本発明は、 半導体素子駆動用集積回路及びそれを搭載した電力変換装置に関す る。 背景技術
半導体素子を駆動するドライバ回路は、 あらゆる電気機器 ·電子機器に適用さ れている。 その一例として電力変換装置、 例えば電源から供給された直流電力を 交流電力に変換し、 負荷である電動機に供給するインバ一夕装置がある。 ドライ バ回路は、 複数の回路、 例えば外部指令に基づいて駆動信号を生成する回路、 駆 動信号に基づいて半導体素子に駆動電力を供給する回路などを構成する複数の回 路素子から構成されている。
従来、 ドライバ回路としては、 例えば特開平 5— 3 1 6 7 5 5号公報及び" 日 立高耐圧モノリシック I Cデータブック モーター駆動用 I Cシリーズ， 株式会 社日立製作所， 2 0 0 1年 3月， 1 1 3頁〜 1 1 6頁" に記載されたものが知ら れている。 これらの文献に記載されたドライバ回路は、 電力変換装置に適用され るものであって、 複数の回路素子が同一の半導体チップに組み込まれて集積化さ れている。 すなわちモノリシック I C (Integrated Ci rcui t) 化或いは S o C (Sys tem on Chip) I C化されている。
このように、 ドライバ回路を I C化することにより、 多数の個別部品 （デイス クリート部品） を用いてプリント基板上に回路を構成する場合に比べて、 次のよ うな利点がある。 すなわち①部品点数の大幅な削減及び小型化が可能となる。 ② 保護 ·診断機能等の追加によるインテリジェント化が容易である。 ③同一チップ 内であるため信号伝送遅延を小さくできる。 ④量産効果による大幅な低コスト化 が達成できる。 このため、 電力変換装置の小型化， 低コスト化及び高信頼性が求 められている製品分野、 例えば電気自動車及びハイブリッド自動車の駆動源とし て交流電動機を用いている自動車分野では、 電力変換装置のドライバ回路の I c 化が積極的に進められている。 発明の開示 '
近年、 ドライバ回路の I C化の拡大に伴ってドライバ回路の I C化に新たな要 求がなされている。 すなわちこれまでよりも高出力、 高電圧な電気機器 '電子機 器におけるドライバ回路の I C化、 或いは既にドライバ回路の I C化が進められ ている製品分野、 例えば自動車分野における電力変換装置の大容量化， 省エネ化 に伴ってドライバ回路の高出力 （大電流） 化、 高電圧化及び低損失化などの新た な要求がなされている。 しかしながら、 従来のドライバ回路の I C化では、 上記 要求を満足することに限界が生じてきている。
そこで、 本願の発明者らは、 上記要求を満足することができるドライバ回路の
I C化について研究を進めた。 まず、 本願の発明者らは、 上記要求を満足させる にあたっての従来のドライバ回路の I C化における課題について検討した。 この 結果、 次の課題が抽出された。
すなわち従来のドライバ回路の I C化では、 ドライバ回路の高出力化によって 半導体チップの面積が増大し、 これまで利点とされてきた小型化が損なわれる課 題がある。 ドライバ回路は、 半導体素子に駆動電力を供給する出力段バッファ部 を備えている。 この出力段バッファ部を構成する回路素子としては通常、 横型構 造の M〇S (Metal-Oxide-Semiconductor) 形電界効果トランジスタ （F E T^" Field Ef fec t Trans is tor) (以下、 「M〇S— F E T」 という） が用いられてい る。 横型構造の MO S— F E Tは、 縦型構造の MO S— F E Tに比べて面積効率 が悪い。 このため、 ドライバ回路の高出力化によって出力段バッファ部の面積が 増大する。 一方、 特開昭 6 4— 4 0 5 8号公報， 特開昭 6 4— 1 3 7 5 9号公報 及び特開平 3 _ 1 0 5 9 4 4号公報に記載されているように、 出力段バッファ部 に縦型構造の MO S - F E Tを適用して面積効率の向上を図ることも考えられる。 しかし、 ドライバ回路からの出力電力の電流が数 Aになると、 オン抵抗低減のた めに半導体チップの面積を増加させなければならず、 出力段バッファ部の面積割 合が半分以上となることもある。 従って、 半導体チップの面積の増加は、 半導体 チップの歩留まりを低下させる原因と共に、 半導体チップの単価を増加させるこ とになる。
また、 従来のドライバ回路の I C化では、 ドライバ回路の高出力化によって出 力段バッファ部からワイヤ及び外部リ一ドを介して半導体素子に供給される駆動 電力の電流変化率 （d i / d t ) が従来よりも大きくなり、 ワイヤ及び外部リー ドに存在するインダク夕ンスが出力能力に与える影響を無視できなくなる課題が ある。 上記インダク夕ンスを低減させるためには、 半導体チップ上の出力段バッ ファ部構成回路素子を、 上記ィンダクタンスが小さくなるように半導体チップ上 に配置すればよく、 半導体チップの設計時の制約事項にもなつている。 特にパッ ケ一ジ形態として Q F P (Quad Fl at Package) を採用した I Cでは、 半導体チ ップと外部との間の距離が最小となる経路から電流を取り出せるようにすればよ い。 しかし、 このような手段をもって上記インダク夕ンスの低減を図っても、 従 来のドライバ回路の I C化では、 上記インダクタンスの影響が避けられないのが 現状である。
さらに、 従来のドライバ回路の I C化では、 ドライバ回路の高出力化によって 出力段バッファ部における損失発熱が大きくなるので、 同一半導体チップ内に発 熱量が大きい部分と比較的小さい部分とが混在するという課題がある。 ドライバ 回路は、 外部指令に基づいて駆動信号を生成するための回路部を備えている。 出 力段バッファ部の駆動部はその駆動信号を受けて出力段バッファ部を駆動させて いる。 駆動信号を生成する回路部は、 微細プロセスによる低消費電力化が図られ ているので発熱量が小さい。 これに比べて出力段バッファ部は、 電流が数 Aの出 力電力を出力するので発熱量が大きい。 このため、 同一半導体チップ内では、 高 温側から低温側に向かつて損失発熱が容易に熱伝達されるので、 高温側の放熱性 能を向上させる必要がある。 すなわち同一半導体チップ内に発熱量が異なる部位 が混在する状態で、 発熱量の異なる部位毎に最適な放熱設計を施すことが必要で ある。 しかし、 従来のドライバ回路の I C化においてそれを実現することは困難 である。
さらにまた、 従来のドライバ回路の I C化では、 ドライバ回路の高出力化によ つて同一半導体チップ内における絶縁分離のための酸化膜の厚さを厚くしなけれ ばならず、 これまで利点とされてきた低コスト化が損なわれる課題がある。 半導 体チップ内における絶縁分離の方式としては、 例えば J I (Junct ion Isol at ion) 型， D I (Dielec tr ic Isolat ion) 型， S o I (Si l icon on Insul ator) 型が知 られている。 例えば D I型は、 支持体であるポリシリコン （ァ一ス電位） と回路 素子の各層が形成されたシリコン単結晶との間、 回路素子の各電極とシリコン単 結晶の対応しない層との間をそれぞれ酸化膜によって絶縁するものである。 しか し、 ドライバ回路の高出力化によってその耐圧が数百 Vを超える場合、 酸化膜の 厚さを厚くする必要がある。 このため、 従来のドライバ回路の I C化では、 酸化 膜の厚さを厚くするために、 半導体チップの製造プロセスにかかる時間が長くな ると共に、 歩留まりが低下する。 従って、 従来のドライバ回路の I C化では、 半 導体チップのコストが上昇する。
さらにまた、 従来のドライバ回路の I C化では、 同一半導体チップ内に高圧側 回路と低圧側回路が寄生容量で結合された状態で存在する。 この場合、 ドライバ 回路の高電圧化に伴って半導体チップ内における電圧変動率 （d v / d t ) が大 きくなると、 寄生容量による電流によって I Cの誤動作する確立が増える。 この ため、 従来のドライバ回路の I C化では、 寄生容量を考慮して半導体チップ内の 回路素子を最適に配置し直す必要がある。 従って、 従来のドライバ回路の I C化 では、 ドライバ回路の高電圧化に伴う新たな I Cの開発に大きな開発期間が必要 になる。
また、 I G B Tの駆動方法は、 ゲート抵抗に着目すると、 従来固定で制御され ていたが、 例えば特開平 9— 4 6 2 0 1号公報にて開示されているように、 ター ンオン損失低減とターンオン時の主電流の時間変化率 d i / d tを低減する目的 で、 夕一ンオン動作中の複数の素子状態においてゲ一ト抵抗を好適な値に変化さ せて制御する方法が開示されている。
しかしながら、 従来は回路が複雑かつ、 個別素子では遅延が大きくなり最適な 制御ができなかった。
本願の発明者らは、 抽出された課題を解決して上記要求を満足することができ るドライバ回路の I C化について検討した。 この結果、 本願の発明者らは、 従来 のようなモノリシック I C化或いは S o C I C化ではなく、 複数の回路を構成す る複数の回路素子をそれぞれの電流， 電力損失， 電圧， 必要耐圧などのレベルに 応じて最適に分離し、 そのレベルごとに複数の回路素子を集積し、 それぞれ個別 の半導体チップに組み込む、 いわゆる S i P (Sys tem in Package) I C化する ことにより、 抽出された課題を解決して上記要求を満足することができることを 見出し/こ。
ここに、 本発明の目的は、 高出力 （大電流） 化， 高電圧化及び低損失化などの 要求に応えることができると共に、 小型で低コストで信頼性の高い半導体素子駆 動用集積回路を提供することにある。 また、 本発明の他の目的は、 前述した課題 のいずれか或いは全てを解決することができる半導体素子駆動用集積回路を提供 することにある。 さらに、 本発明のその他の目的は、 上記半導体素子駆動用集積 回路をドライバ回路として搭載した電力変換装置を提供することにある。
上記半導体素子駆動用集積回路は、 複数の回路素子が集積され、 半導体素子を 駆動するもので、 少なくとも半導体素子に駆動電力を供給する回路素子が、 他の 回路素子が組み込まれた半導体チップとは別の半導体チップに組み込まれて回路 が構成されていることにより達成することができる。
上記電力変換装置は、 電力変換用の半導体素子を有するモジュール部と、 半導 体素子を駆動するためのドライバ回路を有する制御部とを有するもので、 ドライ バ回路が、 複数の回路素子が集積されたもので、 少なくとも半導体素子に駆動電 力を供給する回路素子を、 他の回路素子が組み込まれた半導体チップとは別の半 導体チップに組み込んでなるる集積回路で構成されていることにより達成するこ とができる。
本発明によれば、 少なくとも半導体素子に駆動電力を供給する回路素子を、 他 の回路素子が組み込まれた半導体チップとは別の半導体チップに組み込んで集積 回路を構成、 すなわち S i P (Sys tem in Package) I C化しているので、 ドラ ィバ回路の高出力化に伴う半導体チップの面積， 開発期間及びコストの増加、 耐 ノイズ信頼性の低下など、 従来のモノリシック I C化或いは S o C I C化におけ る課題を解決することができる。 図面の簡単な説明 図 1は、 本発明の第 1実施例であるドライバ I Cの実装構成を示す平面図であ る。
図 2は、 図 1の A— A ' 断面図である。
図 3は、 図 1の B— B ' 断面図である。
図 4は、 図 1のドライバ I Cの絶縁配線基板の構成を示す断面図である。 図 5は、 図 1のドライバ I Cの回路構成を示す回路ブロック図である。
図 6は、 図 1のドライノ I Cをドライバ回路として搭載したィンバ一夕装置の 実装構成を示す平面図である。
図 7は、 図 6の A— A ' 断面図である。
図 8は、 本発明の第 2実施例であるドライバ I Cの実装構成を部分的に示す平 面図である。
図 9は、 図 8の A— A ' 断面図である。
図 1 0は、 図 8の B— B ' 断面図である。
図 1 1は、 図 1 0の C部分の拡大断面図である。
図 1 2は、 図 8のドライバ I Cのレベルシフト回路における寄生容量を示す回 路図である。
図 1 3は、 図 8のドライバ I Cの回路構成を示す回路ブロック図である。 図 1 4は、 本発明の第 3実施例であるドライバ I Cの実装構成を示す平面図で ある。
図 1 5は、 図 1 4の A— A ' 断面図である。
図 1 6は、 図 1 4の B— B ' 断面図である。
図 1 7は、 図 1 4のドライノ I Cをドライバ回路として搭載したインバ一夕装 置の実装構成を示す平面図である。
図 1 8は、 図 1 7の A— A ' 断面図である。
図 1 9は、 本発明第 4の実施例であるドライバ I Cの実装構成を示す断面図で ある。
図 2 0は、 本発明第 4の実施例における各部の波形図である。 発明を実施するための最良の形態 本発明の第 1実施例を図 1乃至図 7に基づいて説明する。 図 1乃至図 3は本実 施例のドライバ I Cの構成を示す。 図 4は本実施例のドライバ I Cの絶縁配線基 板の構成を示す。 図 5は本実施例のドライバ I Cの回路構成を示す。 図 6， 図 7 は本実施例のインバー夕装置の構成を示す。 本実施例のインバータ装置は、 電動 機を車両の唯一の駆動源とする電気自動車、 内燃機関であるエンジンと電動機と の両方を車両の駆動源とするハイプリッド自動車などの電動自動車に搭載された 電機駆動システムに用いられる電力変換装置であり、 車載電源であるバッテリか ら供給された直流電力を交流電力に変換して交流電動機 （例えば誘導電動機， 同 期電動機） に供給するものである。
インバ一タ装置 3は、 バッテリから供給された直流電力を交流電極に変換する 変換回路が構成されたパヮーモジュール部と、 パヮ一モジュール部の変換回路の 駆動を制御部から構成されている。 パワーモジュール部の変換回路は、 電力変換 用半導体素子 （電力スイッチング素子） である絶縁ゲ一トバイポーラトランジス 夕 （Insulated Gate Bipol ar Trans i s tor) (以下、 「I G B T」 という） が電気 的に 2つ直列接続された 1相分 （1アーム分） 回路を U相、 V相、 W相の 3相分 ( 3アーム分）、 バッテリに対して電気的に並列接続したもので構成されている。 各アームの I G B T間には、 交流負荷の対応する相の入力側が電気的に接続され ている。
実際のハ一ド構成としては、 各相毎に上アーム側の I G B Tチップ 3 2 H及び これに対応する還流用ダイオードチップ 3 3 Hと、 下アーム側の I G B Tチップ 3 2 L及びこれらに対応する還流用ダイオードチップ 3 3 Hとをセラミックス絶 縁基板 3 5 2の配線パターン 3 5 1上に半田で固着し、 これらを、 ケース 3 7の ベ一ス板 3 6 (ヒートシンク） 上に並設して半田で固着している。 ケース 3 7の 長手方向の 1辺には、 バッテリに電気的に接続された正極側主電源端子 3 0 H及 び負極側主電源端子 3 0 Lが、 ケース 3 7の長手方向のもう 1つの 1辺には、 負 荷である電動機の U相の入力側が電気的に接続された出力端子 3 1 U、 その V相 の入力側が電気的に接続された出力端子 3 1 V及びその W相の入力側が電気的に 接続された出力端子 3 1 Wがそれぞれ埋設され、 ケース 3 7の短手方向両外方に 突出している。 正極側主電源端子 30Hは、 各,相の上アーム側の I GBTチップ 32Hが固着 された配線パターン 351にワイヤ 38で電気的に接続されている。 負極側主電 源端子 30 Lは、 各相の下アーム側の I GBTチップ 32 Lが固着された配線パ 夕一ン 351にワイヤ 38で電気的に接続されている。 出力端子 31Uは、 U相 の下アーム側の I GBTチップ 32 Lが固着され、 上アーム側の I GBTチップ 32Hがワイヤ 38で電気的に接続された配線パターン 351にワイヤ 38で電 気的に接続されている。 出力端子 3 IVは、 V相の下アーム側の I GBTチップ 32 Lが固着され、 上アーム側の I GBTチップ 32Hがワイヤ 38で電気的に 接続された配線パターン 351にワイヤ 38で電気的に接続されている。 出力端 子 31Wは、 W相の下アーム側の I GBTチップ 32 Lが固着され、 上アーム側 の I GBTチップ 32Hがワイヤ 38で電気的に接続された配線パターン 351 にワイヤ 38で電気的に接続されている。
各相の変換回路に対向するベース板 36上の部位には、 各相毎に、 配線基板 4 上に受動部品 5と共にドライバ I C 2を固着したものが対向配置され、 ベ一ス板 36上に接着剤などで固着されている。 各相毎に、 ドライバ I C2と上アーム側 の I GBTチップ 32Hは、 ベース板 36上に設けられた駆動信号配線 321H 及び電流検出用配線 322Hを介して、 ドライバ I C 2と下アーム側の I GBT チップ 32 Lは駆動信号配線 321 L及び電流検出用配線 322 Lを介してそれ ぞれ電気的に接続されている。 ケース 37内にはシリコーン樹脂 39がポッティ ング注入されている。
セラミックス絶縁基板 352はその表面に配線パ夕一ン 351が、 裏面にメタ ライズ層 353がそれぞれ固着されたものである。 セラミックス絶縁板 352の 材質としては、 窒化アルミのような高熱伝導性のものが好ましいが、 アルミナや 窒化けい素などのものとしてもよい。 ベース板 36の材質としては、 熱伝導性に 優れて低コストな Cu (銅） が好ましいが、 セラミックス絶縁基板 352との半 田接続の信頼性などを考慮し、 Mo (モリブデン）、 Cu—Mo、 A lZS i C複 合材、 CuZCu2〇 複合材などのものとしてもよい。 配線基板 4にはプリント 配線基板或いはセラミックス配線基板を用いている。
次に、 ドライバ I C 2の回路構成について説明する。 図 5に示すように、 主電 源 （バッテリ） の高圧端子 3 O H (正極側…電位 VCCH) には第 1の電力スィッチ ング素子 （上アーム側の I G B Tチップ 3 2 H) のコレクタが電気的に接続され ている。 主電源 （パッテリ） の接地端子 3 0 L (負極側…電位 VCCL) には第 2の 電力スイッチング素子 （下アーム側の I G B Tチップ 3 2 L ) のェミッタが電気 的に接続されている。 第 1の電力スイッチング素子のェミッタとコレクタとの間 には第 1の還流用ダイオード （上アーム側の還流用ダイオードチップ 3 3 H) が 電気的に接続されている。 第 2の電力スイッチング素子のェミッタとコレクタと の間には第 2の還流用ダイォード（下アーム側の還流用ダイォ一ドチップ 3 3 L ) が電気的に接続されている。 第 1の電力スィツチング素子のエミッ夕と第 2の電 カスィツチング素子のコレクタは電気的に直列接続され、 ィンバ一夕装置 3の出 力端子 3 1 (電位 V0UT) に電気的に接続されている。
尚、 本実施例では、 第 1の電力スイッチング素子及び第 2の電力スイッチング 素子を I G B Tを用いているが、 その素子の代わりとして MO S— F E Tを用い てもよい。
第 1の電力スィツチング素子のゲートのゲ一ト端子 3 2 1 Hには上アーム駆動 回路 2 1 2が、 第 2の電力スイッチング素子のゲートのゲート端子 3 2 1 Lには 下アーム駆動回路 2 2 2がそれぞれ電気的に接続されている。 下アーム駆動回路 2 2 2の正極側には、 主電源 （バッテリ） の接地端子 3 0 L (負極側） に負極側 が接続された電源 3 4 Lの正極側が、 負極側には電源 3 4 Lの負極側がそれぞれ 電気的に接続されている。 下アーム駆動回路 2 2 2には、 電源 3 4 Lから出力さ れた直流電力が供給される。
第 1の電力スイッチング素子のエミッ夕は、 インバ一タ装置 3の出力端子 3 1 に接続されている。 このため、 第 1の電力スイッチング素子は主電源ひ ッテリ） の接地端子 3 0 L (負極側） に対して電位的に浮動状態にある。 従って、 上ァー ム駆動回路 2 1 2と電源 3 4 Hとの間はトランスなどの絶縁回路素子（図示省略） によって絶縁されている。 上アーム駆動回路 2 1 2の正極側には、 負極側がイン バー夕装置 3の出力端子 3 1に接続された電源 3 4 Hの正極側が、 負極側には電 源 3 4 Hの負極側がそれぞれ電気的に接続されている。 上アーム駆動回路 2 1 2 には、 電源 3 4 Hから出力された直流電力が絶縁用の回路素子を介して供給され る。
駆動信号処理回路 2 2 4は、 外部コントローラ （図示省略） から出力された入 力指令を受け、 上アーム駆動回路 2 1 2の駆動部 （図示省略） 及び下アーム駆動 回路 2 2 2の駆動部 （図示省略） への駆動信号を生成して出力する。 下アーム駆 動回路 2 2 2の駆動部は、 駆動信号処理回路 2 2 4から出力された駆動信号を受 け、 最終出力段バッファ部 2 2 3を駆動する駆動信号を生成して出力する。 最終 出力段バッファ部 2 2 3は、 第 2の電力スイッチング素子をオンさせるベく駆動 電力を出力するものであり、 駆動部から出力された駆動信号を受けてゲート端子 3 2 1 Lに所定の駆動電力を供給する。
一方、 駆動信号処理回路 2 2 4から上アーム駆動回路 2 1 2に出力された駆動 信号は、 レベルシフト回路 2 0を介して所定の電圧に変換 （昇圧） された後に上 アーム駆動回路 2 1 2の駆動部に供給される。 上アーム駆動回路 2 1 2の駆動部 は、 レベルシフト回路 2 0から出力された駆動信号を受け、 最終出力段バッファ 部 2 1 3を駆動する駆動信号を生成して出力する。 最終出力段バッファ部 2 1 3 は、 第 1の電力スィツチング素子をオンさせるベく駆動電力を出力するものであ り、 駆動部から出力された駆動信号を受けてゲート端子 3 2 1 Hに所定の駆動電 力を供給する。
尚、 第 1の電力スイッチング素子の電気的な大きさは最終出力段バッファ部 2 1 3の電流容量 （駆動能力） で、 第 2の電力スイッチング素子の電気的な大きさ は最終出力段バッファ部 2 2 3の電流容量 （駆動能力） でそれぞれ決定されてい る。
ところで、 従来のドライバ I Cでは、 レベルシフト回路 2 0、 最終出力段バッ ファ部 2 1 3を含む上アーム駆動回路 2 1 2、 最終出力段バッファ部 2 2 3を含 む下アーム駆動回路 2 2 2及び駆動信号処理回路 2 2 4を構成する複数の回路素 子は集積されて、 同一の半導体チップ上に組み込まれていた。 すなわちモノリシ ック I C化或いは S o C I C化されていた。 これに対して本実施例では、 複数の 回路素子をその電力レベル （例えば電流容量） によって最適に分離し、 そのレべ ルごとに複数の回路素子を集積し、 それぞれ個別の半導体チップに組み込む、 い わゆる S i P方式によってドライバ回路を I C化している。 すなわち本実施例で は、 上アーム駆動回路 212の駆動部、 電流検知回路 210を含むレベルシフト 回路 20、 下アーム駆動回路 222の駆動部及び駆動信号処理回路 224を構成 する回路素子を集積して 1つの高耐圧 I Cチップ 200に組み込み、 上アーム駆 動回路 212の最終出力段バッファ部 213を構成する回路素子を縦型構造の p チャネルの MOS— FETチップ 213 pと、 縦型構造の nチャネルの M〇 S— FETチップ 213 nに組み込み、 下アーム駆動回路 222の最終出力段バッフ ァ部 223を構成する回路素子を縦型構造の pチャネルの M〇 S— F E Tチップ 223 pと、 縦型構造の nチャネルの MOS— FETチップ 223 nに組み込み ドライノ I C 2を構成している。
尚、 図 5中の一点鎖線はドライバ I C 2の範囲を、 破線は半導体チップの範囲 をそれぞれ示す。
次に、 本実施例のドライバ I C 2の実装構成について説明する。 図 1乃至図 4 に示すように、 高耐圧 I Cチップ 200は、 矩形状の絶縁配線基板 24のほぼ中 央部に配置されていると共に、 接続部材 25で絶縁配線基板 24上に固着されて おり、 かつ絶縁配線基板 24の表面に露出した複数のボンディングパッド 27に ワイヤ 26で電気的に接続されている。
MOS— FETチップ 213 η, 213 ρは、 矩形状の絶縁配線基板 24上の 長手方向の一方側端部にかつその短手方向に高耐圧 I Cチップ 200に沿って並 設されるように、 高耐圧 I Cチップ 200に対向配置されていると共に、 接続部 材 25 ' で絶縁配線基板 24上に固着されており、 かつ絶縁配線基板 24の表面 に露出した複数のボンディングパッド 27にワイヤ 26で電気的に接続されてい る。
MOS— FETチップ 223 η， 223 ρは、 矩形状の絶縁配線基板 24上の 長手方向の他方側端部に、 かつその短手方向に高耐圧 I Cチップ 200に沿って 並設されるように高耐圧 I Cチップ 200に対向配置されていると共に、 接続部 材 25 ' で絶縁配線基板 24上に固着されており、 かつ絶縁配線基板 24の表面 に露出した複数のボンディングパッド 27にワイヤ 26で電気的に接続されてい る。
このように、 M〇S— FETチップ 213 η， 213 ρ, 223 η, 223 ρ を絶縁配線基板 2 4上に配置することにより、 外部出力端子 2 8 ' との距離が最 短となる。 すなわち本実施例では、 外部出力端子 2 8 ' に近接するように、 外部 出力端子 2 8 ' の近傍に配置している。
尚、 本実施例では、 ドライバ I C 2の出力電流が大きいので、 M〇S— F E T チップ 2 1 3 n， 2 1 3 p , 2 2 3 η , 2 2 3 ρのソース（半導体チップ表面側） と絶縁配線基板 2 4上のボンディングパッド 2 7とを、 ワイヤ 2 6を複数本並列 にして電気的に接続している。 また、 半導体チップはいずれもベアチップ （裸の チップ） で構成されている。
複数の外部出力端子 2 8は接続部材 （図示省略） によって絶縁配線基板 2 4に 固着され、 絶緣配線基板 2 4に電気的に接続されている。 上記半導体チップ， 絶 縁配線基板 2 4及び複数の外部出力端子 2 8を含む構造体は、 複数の外部出力端 子 2 8の一部が外部に露出するように、 封止部材 2 9によってモールドされ、 パ ッケージ化されている。 尚、 図 1では、 ドライバ I C 2内の実装構成が判るよう に、 封止部材 2 9を破線で示している。
絶縁配線基板 2 4は図 4に示すように多層配線基板である。 本実施例では、 配 線導体 2 4 1に A g (銀） 導体を使用したガラスセラミックス 3層配線基板を用 いている。 セラミックス層 2 4 3の各層の配線導体 2 4 1はビアホール 2 4 2に よってで電気的に接続されている。 配線導体 2 4 1には、 A g— P t (白金） 導 体、 A g— P d (パラジウム） 導体などの貴金属導体或いは N i (ニッケル） 導 体、 C u (銅） 導体などの卑金属導体を用いている。 セラミックス層 2 4 3には アルミナのような酸化物系或いは窒化アルミのような窒化物系を用いている。 他 の絶縁性セラミックスを用いてもよい。 また、 本実施例では、 低コスト化を図る ために、 絶縁配線基板 2 4としてガラスエポキシなどの樹脂型絶縁多層基板を用 いてもよい。
接続部材 2 5， 2 5 ' には半田、 A gペーストなどを用いている。 ワイヤ 2 6 には金、 アルミニウムなどを用いている。 尚、 ワイヤ 2 6の材質及び径を一種類 のものに統一することにより、 ボンディング工程における効率化を図ることがで きる。 場所によって使い分ける必要がある場合には、 異種のワイヤを適宜用いれ ばよい。 封止部材 2 9によるモールドは、 主に組み立て後のドライバ I C 2の保管時或 いは稼動時の温湿雰囲気、 並びに搬送 ·稼動時の機械的 ·熱的衝撃から固着部分 やボンディング部分を保護する目的で施されている。 封止部材 2 9には、 ェポキ シ樹脂などの絶縁部材を用いている。 本実施例では、 上記半導体チップ， 絶縁配 線基板 2 4及び複数の外部出力端子 2 8を含む構造体を、 シリカフィラー入りの エポキシ樹脂によってトランスファ一モ一ルドしている。 尚、 封止としては、 ポ ッティングによって封止部材 2 9を絶縁配線基板 2 4の部品搭載面のみに施すこ ともできる。
本実施例のドライバ I C 2では、 第 1の電力スイッチング素子のオン時、 図 1 の矢印 P onに示すように、 絶縁配線基板 2 4に内臓された電源配線導体 （図示省 略） から、 ワイヤ 2 6、 M〇S— F E Tチップ 2 1 3 p、 ワイヤ 2 6、 絶縁配線 基板 2 4に内臓された配線導体 （図示省略)、 外部出力端子 2 8を介してゲート端 子 3 2 1 Hの順に電流が流れ、 第 1の電力スイッチング素子に供給される。 これ により、 第 1の電力スイッチング素子はオン状態になる。 第 2の電力スィッチン グ素子のオン時も同様に、 図 1の矢印 P onに示すように、 絶縁配線基板 2 4に内 臓された電源配線導体 （図示省略） から、 ワイヤ 2 6、 MO S— F E Tチップ 2 2 3 p、 ワイヤ 2 6、 絶縁配線基板 2 4に内臓された配線導体 （図示省略)、 外部 出力端子 2 8を介してゲート端子 3 2 1 Lの順に電流が流れ、 第 2の電カスイツ チング素子に供給される。 これにより、 第 2の電力スイッチング素子はオン状態 になる。
一方、 第 1の電力スイッチング素子のオフ時は、 図 1の矢印 P of f に示すよう に、 ゲート端子 3 2 1 Hから、 外部出力端子 2 8、 絶縁配線基板 2 4に内臓され た配線導体 （図示省略）、 ワイヤ 2 6、 MO S— F E Tチップ 2 1 3 n、 ワイヤ 2 6を介して絶縁配線基板 2 4に内蔵された接地配線導体 （図示省略） の順に電流 が流れる。 これにより、 第 1の電力スイッチング素子はオフ状態になる。 第 2の 電力スイッチング素子のオフ時も同様に、 図 1の矢印 P of f に示すように、 ゲー ト端子 3 2 1 から、 外部出力端子 2 8、 絶縁配線基板 2 4に内臓された配線導 体 （図示省略）、 ワイヤ 2 6、 MO S— F E Tチップ 2 1 3 n、 ワイヤ 2 6を介し て絶縁配線基板 2 4に内蔵された接地配線導体 （図示省略） の順に電流が流れる。 これにより、 第 2の電力スイッチング素子はオフ状態になる。
以上説明した本実施例によれば、 最終出力段バッファ部 213を構成する回路 素子を MOS— FETチップ 213 , 213nに、 最終出力段バッファ部 22 3を構成する回路素子を MOS— FETチップ 223 p, 223 nにそれぞれ組 み込み、 高耐圧 I Cチップ 200とは個別化しているので、 MOS— FETチッ プ 213 p, 213η, 223 ρ, 223 ηの配置の自由度を向上させることが できる。 これにより、 本実施例では、 外部出力端子 28 ' との間の距離が最短と なるように、 MOS— FETチップ 213 ρ， 213 η, 223 ρ, 223 ηを 絶縁配線基板 24上に配置することができる。 従って、 本実施例によれば、 ドラ ィバ I C 2の内部における出力電流の導通経路を常に最短とすることができるの で、 電流経路上におけるインダクタンスの値を、 従来のドライバ回路の I Cに比 ベて低減することができ、 その影響による出力電流の低下を小さくすることがで きる。 尚、 本願の発明者らが行った実験によれば、 電流経路上におけるインダク 夕ンスの値を、 従来のドライバ回路の I Cに比べて約 1Z5にできるということ を確認することができた。
また、 本実施例によれば、 M〇S— FETチップとして縦型構造のものを採用 したので、 最終出力段バッファ部 213, 223として割り当てられる半導体チ ップの面積を、 従来のドライバ回路の I Cに比べて削減することができる。 本願 の発明者らが行った実験によれば、 オン抵抗を同一として、 半導体チップの面積 を、 従来のドライバ回路の I Cに比べて約 45%低減することができるというこ とを確認することができた。 逆に、 半導体チップの割り当て面積を同じにした場 合には、 オン抵抗を大幅に低減することができ、 電力損失を低減することができ る。
また、 本実施例によれば、 高耐圧 I Cチップ 200から最終出力段バッファ部 213, 223を分離しているので、 相対的に電力損失による発熱が大きい最終 出力段バッファ部 213, 223から高耐圧 I Cチップ 200にその熱が直接熱 伝達されることがないので、 温度上昇時の動作安定性を、 従来のドライバ回路の I C化に比べて向上させることができる。 従って、 本実施例によれば、 ドライバ I C 2の駆動能力を向上させることができると共い、 従来のドライバ回路の I C 化ではコストが増加しかつ動作安定性確保が困難であった出力電流 1 O Aを超え るドライバ回路の I C化を低コストで実現することができる。
また、 本実施例によれば、 高出力 ·高電圧 （例えば 1 O A, 1 7 0 0 V) のド ライバ回路として、 前述のドライバ I C 2を用いたので、 それをインバー夕装置 3のモジュール部内に搭載することができる。 これにより、 本実施例では、 ドラ ィバ回路の据付面積を従来のインバー夕装置に比べて縮小することができる。 従 つて、 本実施例によれば、 インバ一タ装置 3の小型化、 低コスト化を図ることが できる。 また、 本実施例によれば、 インバ一タ装置 3の高さ Tを小さくすること ができるので、 インバ一タ装置 3の体積も縮小することができ、 インバ一タ装置 3全体の小型化を図ることができる。 さらに、 本実施例によれば、 ドライバ回路 の小型化により、 E M I (Elec tro Magnet ic Interference) 耐性を向上させるこ とができる。 従って、 本実施例によれば、 1 7 0 0 Vという高電圧にも関わらず ノイズによる誤作動を少くすることができるので、 信頼性の高いインバ一タ装置 3を提供することができる。
尚、 本実施例では、 インバ一夕装置として 3相のものについて説明したが、 単 相のインバー夕装置においても同様の効果が得られる。
(実施例 2 )
本発明の第 2実施例を図 8乃至図 1 3に基づいて説明する。 図 8乃至図 1 1は 本実施例のドライバ I Cの構成を示す。 図 1 2は本実施例のドライバ I Cのレべ ルシフト回路内の寄生容量を示す。 図 1 3は本実施例のドライバ I Cの回路構成 を示す。 尚、 以下においては、 前例と異なる構成についてのみ説明し、 その他の 説明は省略する。
本実施例は第 1実施例の変形例であり、 最終出力バッファ部 2 1 3 , 2 2 3の 個別チップ化に加えて、 レベルシフト回路 2 0を構成する回路素子を個別チップ 化すると共に、 高耐圧 I Cチップ 2 0 0を高圧側と低圧側に分離して個別チップ 化している。 すなわち本実施例では、 上アーム駆動回路 2 1 2の駆動部とレベル シフト回路 2 0の電流検知回路 2 1 1を構成する回路素子を上アーム I Cチップ 2 1 0に組み込んでいる。 下アーム駆動回路 2 2 2の駆動部と駆動信号処理回路 2 2 4を構成する回路素子は下アーム I Cチップ 2 2 0に組み込んでいる。 レべ ルシフト回路 20を構成する回路素子は縦構造の nチャネルの M〇 S— F E Tチ ップ 230に組み込んでいる。
上アーム駆動回路 212の最終出力段バッファ部 213を構成する回路素子は 縦型構造の Pチャネルの M〇S— FETチップ 213 pと、 縦型構造の nチヤネ ルの M〇S— FETチップ 213 nに組み込んでいる。 下アーム駆動回路 222 の最終出力段バッファ部 223を構成する回路素子は縦型構造の pチャネルの M OS— FETチップ 223 pと、 縦型構造の nチャネルの M〇 S— F E Tチップ 223 nに組み込んでいる。
次に、 本実施例のドライバ I C 2の実装構成について説明する。 本実施例にお いては、 上アーム I Cチップ 210と下アーム I Cチップ 220を、 矩形状の絶 縁配線基板 24の長手方向に並設されるように配置している。 これらは、 絶縁配 線基板 24の表面に露出した複数のボンディングパッド 27にワイヤ 26で電気 的に接続されている。 上アーム I Cチップ 210と下ァ一ム I Cチップ 220と の間には、 それらに挟み込まれるように、 或いはそれらと絶縁配線基板 24の長 手方向に対向するように、 MOS— FETチップ 230を配置し、 絶縁配線基板 24上に接続部材 25 ' で固着している。 MOS— FETチップ 230は、 絶縁 配線基板 24の表面に露出した複数のボンディングパッド 27にワイヤ 26で電 気的に接続されている。
MOS— FETチップ 213 n， 213 ρ, 223 η, 223 ρは、 矩形状の 絶縁配線基板 24上の短手方向の一方側端部にかつ上アーム I Cチップ 210と 下アーム I Cチップ 220の配列方向に沿って並設されている。 MOS— FET チップ 213 η, 213 ρは、 矩形状の絶縁配線基板 24上の長手方向の上ァ一 ム I Cチップ 210と対向する部位に配置されている。 また、 MOS— FETチ ップ 223 n, 223 pは、 矩形状の絶縁配線基板 24上の長手方向の下アーム
1 Cチップ 220と対向する部位に配置されている。
このように、 MOS— FETチップ 213 n, 213 ρ, 223 η, 223 ρ を絶縁配線基板 24上に配置することにより、 本実施例においても外部出力端子
28' との距離が最短となる。
前例で封止部材 29は、 主に組立て後の保管時や稼動時の温湿雰囲気、 並びに 搬送，稼動時の機械的■熱的衝撃から前記固着部分やボンディング部分を保護す る目的で施されていた。 本実施例では、 それに加え、 チップや配線パターン間の 高電圧絶縁性の確保と維持という目的も併せ持つ。 例えば VCCHが 3 0 0 V程度の 高電圧となる場合、 上下アーム間には通常 6 0 0 V程度の耐圧が必要となる。 こ のため、 上下アーム間を単に空間及び基板沿面で絶縁するだけでなく、 樹脂を充 填することによって、 異物による短絡を防ぐのみなら \ 高湿度バイアス等の雰 囲気下でも長期に渡って絶縁性を保つことができる。 このため、 特に高耐圧用途 の場合、 封止部材 2 9によって適宜パッケージすることが好ましい。
図 1 1において d lはリード端子間距離である。 この距離は、 封止樹脂沿面に おけるトラッキング破壊、 封止樹脂剥離時における配線基板表面での沿面破壊及 び端子間の空間絶縁破壊などに対して、 十分に余裕がある値となるよう決められ ている。 d 2は基板上の配線間距離である。 この距離は、 封止樹脂剥離時におけ る配線基板表面での沿面破壊等に対して、 十分に余裕がある値となるよう決めら れている。 d 3はワイヤ 2 6 (低電位） と M〇S— F E Tチップ 2 3 0の側面 (高電圧） との間の最短距離部分を示す。 この間を絶瘃する封止部材 2 9には、 ドライバ I C 2の動作によって高圧の交流電圧が印加される。 d 3が小さいと、 ワイヤ 2 6と M〇S— F E Tチップ 2 3 0のドレイン電極との間の寄生容量が大 きくなる。
図 1 2に示すように、 ワイヤ 2 6がゲート配線である場合にはゲートとドレイ ンとの間に寄生容量 2 3 1が存在し、 ワイヤ 2 6がソ一ス配線である場合にはソ ースとドレインとの間の寄生容量 2 3 2が存在する。 d 3が小さいと、 寄生容量 2 3 1， 2 3 2これらが大きくなり、 これらがドライバ I Cの動作に影響を与え る可能性がある。 このため、 d 3は交流電圧に対する封止部材 2 9の絶縁性、 及 び上記寄生容量 2 3 1 , 2 3 2がドライバ I Cの動作に与える影響などを考慮し て、 十分に余裕がある値となるよう決める必要がある。 本実施例では、 MO S— F E Tチップ 2 3 0のワイヤ 2 6の材質として硬質の A u線を選択し、 ループ高 さを他の部分よりも大きくすることで d 3を十分に大きくしている。 具体的に本 実施例においては、 ドライバ I Cの耐圧にもよるが、 d 3を 5 0〜 3 0 0 0 m の範囲としている。 M〇S— FETチップ 230のソ一スは主電源の低圧端子 30 Lに、 ドレイン は電流検知回路 211にそれぞれ電気的に接続されている。 電流検知回路 21 1 のもう一方の端子は上アーム駆動回路の電源 34 Hの高電位側に電気的に接続さ れている。 駆動信号処理回路 224から出力された駆動信号が MOS— FETチ ップ 230のゲートに加わると、 レベルシフト回路 20の MOS— FETがオン 状態となり、 信号伝達電流が電流検知回路 211流れる。 電流検知回路 21 1で は、 信号伝達電流を電圧に変換し、 上アーム駆動回路 212の駆動部に供給して いる。 これにより、 第 1の電力スイッチング素子が ON状態になる。 レベルシフ ト回路 20の MOS— FETは、 その内部抵抗によって信号電圧 （レベル） を低 圧から高圧に変化 （シフト） させるものであり、 この電位差を受け持つ働きをす る。
尚、 MOS— FETチップ 230の内部抵抗は、 ドレインとソースとの間にお ける耐圧 （すなわち電位差） が大きくなるほど増加する傾向にあるので、 MOS — FETチップ 230を流れる電流を小さくしない限り、 信号伝達時の損失は低 減されない。 従って、 本実施例では、 信号伝達電流を上アーム I Cチップ 210 及び下アーム I Cチップ 220内と同等の微小電流に抑える高耐圧 (1000 V 以上） 性の MOS— FETチップ 230とすることにより、 損失を 1W以下に抑 えている。
以上説明した本実施例によれば、 前例と同様の効果を奏することができる。 ま た、 本実施例によれば、 ：^〇3— £丁チップ230に個別の縦型構造のチップ を用いているので、 従来のドライバ回路の I C化では避けられなかった高電圧化 に伴うプロセス上の問題を回避することができる。 すなわち上アーム I Cチップ 210、 下アーム I Cチップ 220においては、 I C内部における耐圧が数 10 V程度であることから、 D Iや SO Iのような高価な絶縁分離基板及び FLRな どの特別な耐圧構造が不要になり、 通常のプロセスルールにしたがうことができ る。 従って、 本実施例によれば、 駆動の高速化、 低損失化及びチップの小型化を 図ることができる。 また、 本実施例によれば、 MOS— FETチップ 230とし て、 絶縁分離基板に作り込む場合よりも歩留まりが高く、 低コストで特性の良い 高耐圧性の縦型構造の MO S— F E Tチップを採用することができるので、 従来 の横型構造の M〇 S—F E Tチップを採用してときに比べて面積効率も向上させ ることができる。
さらに、 本実施例によれば、 上アーム I Cチップ 2 1 0、 下アーム I Cチップ 2 2 0、 MO S— F E Tチップ 2 3 0に分離したので、 ノイズ耐量の向上を図る ことができる。 従来のドライバ回路の I C化では、 寄生容量で結合された高圧側 と低圧側が同一半導体チップ内に存在したため、 電圧変化 （d v Z d t ) に起因 するノイズ電流によって I Cが誤動作を起こす可能性が大きかった。 しかし、 本 実施例のようなドライバ回路の I C化は、 高圧側と低圧側との絶縁距離を十分に 確保することができ、 また、 これらの間の寄生容量を無視できるほど小さくする ことができるので、 ノイズ耐量を向上させることができ、 耐圧レベル （1 0 0 0 V超） での動作信頼性を確保することができる。
(実施例 3 )
本発明の第 3実施例を図 1 4乃至図 1 8に基づいて説明する。 図 1 4乃至図 1 6は、 本実施例のドライバ I Cの構成を示す。 図 1 7 , 図 1 8は、 本実施例のィ ンバ一夕装置の構成を示す。 尚、 以下においては、 前例と異なる構成についての み説明し、 その他の説明は省略する。
本実施例は第 2実施例の改良例であり、 上アーム I Cチップ 2 1 0、 下アーム
1 Cチップ 2 2 0を、 半田ポール 2 6 ( B G A-Bal l Gr id Array) で配線基板
2 4上にフェースダウン （フリップチップ） 接続している。 このような構成とす ることにより、 本実施例では、 ワイヤ及びボンディングパッドを省略し、 上ァー ム I Cチップ 2 1 0、 下アーム I Cチップ 2 2 0の占有面積を低減している。 ま た、 本実施例では、 占有面積低減により、 前例において配線基板 4上に設置され ていたフィル夕用の受動部品 5を同一パッケージ内に配置することができる。 受 動部品 5としてはチップ抵抗、 チップコンデンサなどがあり、 制御電源用のノィ ズフィル夕や制御タイマー機能に供され、 ドライバ I C 2の高機能化及び高付加 価値化に寄与している。
上アーム I Cチップ 2 1 0及び下アーム I Cチップ 2 2 0と配線基板 2 4との 間には樹脂 2 6 2を充填している。 このような構成とすることにより、 本実施例 では、 半田ポール 2 6 1に加わる熱ひずみを緩和し、 この部分における接続信頼 性の向上を図っている。
また、 本実施例では、 外部出力端子 281にも半田ポールを用いている。 この ような構成とすることにより、 本実施例では、 MOS— FETチップ 213 p， 213η, 223 ρ, 223 ηから外部に出力される電流経路上のインダクタン スを低減している。 尚、 第 1及び第 2の電力スイッチング素子をオン ·オフさせ るときの電流の流れは前例と同様である。
また、 本実施例では、 ドライバ I C 2を封止部材でモ一ルドせず、 配線基板 4 を介してべ一ス板 36上に固着している。 すなわち本実施例では、 インバー夕装 置 3の製作最終工程において、 ケース 37内にポッティング注入されるシリコー ン樹脂 39により、 ドライバ I C 2の高圧側と低圧側との間の絶縁を兼ねる構造 としている。 尚、 本実施例では、 配線基板 4としてプリント配線基板を用いてい る。
以上説明した本実施例によれば、 前例と同様の効果を奏することができる。 ま た、 本実施例によれば、 ドライバ I C 2のパッケージの実装に BGA方式を採用 し、 ノイズフィル夕ゃ制御タイマー機能用の受動部品 5を内蔵するようにしてい るので、 配線基板 4を合わせても、 従来の大型ドライバ回路に比べて据付面積を 縮小することができ、 インバータ装置 3の小型化、 低コスト化を図ることができ る。 さらに、 本実施例によれば、 ドライバ回路の小型化によって ΕΜΙ耐性を向 上させることができるので、 高電圧 （例えば 1700V) であっても、 ノイズに よる誤作動を小さくすることができる。
本図では駆動の対象となる I GBTのみが表示され、 I GBTに接続される 負荷やターンオフ制御に関わる構成やその他の I GBT装置の構成は省略されて いる。
本発明によるドライバ I Cにより、 大きな電流駆動能力を小さな半導体パッケ —ジに組み込めるため、 ゲート電圧を制御する回路も集積化することが可能にな る。
(実施例 4)
図 19に示した本実施の形態の駆動装置は、 駆動回路 402および駆動回路 4 03と、 駆動回路 402， 駆動回路 403と I GBT 32Η (32 L) のゲート とをそれぞれ接続する抵抗 404および抵抗 405と、 ゲート用電源 Vと、 各駆 動回路の動作を制御する制御回路 406と、 スロープ検出回路 407と予め定め られたある時間を経過後にスロープ検出回路 407の出力を後段に伝える夕イマ 一回路 410とを有する。
スロープ検出回路 407は、 I GBT32H (32 L) のゲート電圧の時間変 化率を検出するための変化率検出回路 408と、 その出力波形を整形する波形整 形回路 409とを有している。
ただし変化率検出回路 408の出力信号がスロープ検出回路 407の後段の構 成に伝達されるに十分なものであれば、 波形整形回路 409は必要ない。
制御回路 406はターンオン入力信号 V i nとスロープ検出回路 407の出力 とが入力され、 駆動回路を切り換えるタイミングを決定し、 そのタイミングに応 じて駆動回路 402と駆動回路 403とを切り換える論理回路を有する。
ゲ一ト抵抗 405の抵抗値 R bは、 ゲート抵抗 404の抵抗値 R aよりも小さ く設定される。
また本実施の形態では駆動回路は PMOSトランジスタで構成されているが、 それ以外の他のスィッチ機能を有する装置であってもまったく構わない。
その他の回路ブロックの構成についても同様の機能を有していれば、 本実施の 形態に示した構成と全く同一でなくても全く構わない。
次に本実施の形態の動作について図 20を用いて詳細に説明する。
本実施の形態では I GBT32H (32 L) のゲ一ト電圧の時間変化率を検出 して駆動回路 402と駆動回路 403とを切り換えるタイミングを決定している。 まずオン信号 V i nが入力されると、 オフ状態での I GBT32H (32 L) のゲート電圧は一定であるため変化率検出回路 408の出力は L owレベルで J Kフリップフロップ 411の出力も L owレベルでとなり、 N ANDゲート 41 6の出力が L owレベルとなる。
その結果 pMOSトランジスタ S aがオンして駆動回路 402が動作し、 抵抗 値 R aのゲート抵抗 404が有効となる。
これによつて I GBT 32H (32 L) がターンオン動作に入り、 図 20
(2) に示したようにゲート電圧が上昇し始める。 ゲート電圧は変化率検出回路 408に入力されており、 変化率検出回路 408 によってゲート電圧の変化率が検出され、 出力波形は図 20 (3) に示したよう になる。
ここで駆動回路の切り換えはターンオン動作中にゲ一ト電圧が一定となるミラ 一期間中に行われるようにするため、 1番目のパルス信号立下り時に J Kフリッ プフロップ 41 1の出力を H i ghレベルにする。
この時駆動回路の切り換えを確実にミラー期間中に行う目的で、 タイマ一回路 410によってスロープ検出回路 407の出力が予め定められた時間だけ経過し た後に後段の論理回路に伝達される。
するとインバー夕 415の出力が L owレベルとなるので NANDゲート 41 6の出力が H i ghレベルとなり、 駆動回路 402が停止するとともに、 NAN Dゲ一ト 414には J Kフリップフロップ 41 1の出力が入力されるため pM〇 Sトランジスタ S bのゲート電位は L owレベルとなり駆動回路 403が起動し て抵抗 5が有効となる。
こうして I GBT32H (32 L) の実効ゲート抵抗は、 ミラー期間中に大き な抵抗値 R aから小さな抵抗値 Rbに切り換えられる。
すなわち I GBT32H (32 L) はターンオン初期には大きな抵抗値 R aを 通して駆動されるため電流立ち上がりが緩やかになり、 配線等の浮遊インダクタ ンスが存在していてもノイズは小さく抑えられ、 誤動作や破壊の危険が低く抑え られた信頼性の高い駆動装置を実現することができる。
このような駆動方法を一般的にソフトスイッチングというが、 ソフトスイッチ ングを実施するとノイズによる誤動作や破壊の危険を低減できる反面、 スィッチ ング時間が長くなりスィツチング損失が増大していた。
しかし本実施の形態では大きなノイズが発生しない状態に至った段階で駆動回 路を切り換え、 I GBT32H (32 L) の有効なゲート抵抗を小さく変更する ためスイッチング損失の増大のないソフトスイッチングを実現することができる。 産業上の利用可能性
本発明によれば、 高出力 （大電流） 化， 高電圧化及び低損失化などの要求に応 えることができると共に、 小型かつ低コストで信頼性の高い半導体素子駆動用集 積回路及びそれを搭載した電力変換装置を提供することができる。

Claims

請求の範囲
1 . 複数の回路素子が集積され、 半導体素子 (32)を駆動するものであって、 少なくとも前記半導体素子 (32)に駆動電力を供給する回路素子が、 他の回路素 子が組み込まれた半導体チップ（200)とは別の半導体チップ（213， 223)に組み込ま れて回路が構成されていることを特徴とする半導体素子駆動用集積回路。
2 . 請求項 1記載の半導体素子駆動用集積回路において、
前記半導体チップは、 外部接続端子を有する絶縁配線基板上に搭載されて電気 的に接続されており、 前記駆動電力供給回路素子が組み込まれた半導体チップは、 前記外部接続端子の近傍に配置されていることを特徴とする半導体素子駆動用集 積回路。
3 . 請求項 2の半導体素子駆動用集積回路において、
前記外部接続端子は球状の半田によって構成されていることを特徴とする半導 体素子駆動用集積回路。
4 . 請求項 1の半導体素子駆動用集積回路において、
前記駆動電力供給回路素子は縦型構造素子であることを特徴とする半導体素子 駆動用集積回路。
5 . 請求項 2の半導体素子駆動用集積回路において、
前記半導体チップ， 前記絶縁配線基板及び前記外部接続端子を含む構造体は、 前記外部接続端子の一部が外部に露出するように、 絶縁部材によつてモールドさ れ、 パッケージ化されていることを特徴とする半導体素子駆動用集積回路。
6 . 請求項 1の半導体素子駆動用集積回路において、
前記複数の回路素子は、 前記半導体素子を少なくとも二つ電気的に直列接続した 回路の一方の半導体素子を駆動する高圧側回路と、 その他方の半導体素子を駆動 する低圧側回路とを構成しており、 少なくとも前記高圧側回路の前記駆動電力供 給回路素子及び前記低圧側回路の前記駆動電力供給回路素子はそれぞれ、 前記高 圧側回路の他の回路素子及び前記低圧 ½回路の他の回路素子が組み込まれた半導 体チップとは別の半導体チップに組み込まれていることを特徴とする半導体素子 駆動用集積回路。
7 . 請求項 6の半導体素子駆動用集積回路において、
前記半導体チップは、 外部接続端子を有する絶縁配線基板上に搭載されて電気 的に接続されており、 前記駆動電力供給回路素子が組み込まれた半導体チップは、 前記外部接続端子の近傍に配置されていることを特徴とする半導体素子駆動用集 積回路。
8 . 請求項 7の半導体素子駆動用集積回路において、
前記外部接続端子は球状の半田によって構成されていることを特徴とする半導 体素子駆動用集積回路。
9 . 請求項 6の半導体素子駆動用集積回路において、
前記駆動電力供給回路素子は縦型構造素子であることを特徴とする半導体素子 駆動用集積回路。
1 0 . 請求項 7の半導体素子駆動用集積回路において、
前記半導体チップ， 前記絶縁配線基板及び前記外部接続端子を含む構造体は、 前記外部接続端子の一部が外部に露出するように、 絶縁部材によってモールドさ れ、 パッケージ化されていることを特徴とする半導体素子駆動用集積回路。
1 1 . 請求項 1の半導体素子駆動用集積回路において、
前記複数の回路素子は、 前記半導体素子を少なくとも二つ電気的に直列接続し た回路の一方の半導体素子を駆動する高圧側回路と、 その他方の半導体素子を駆 動する低圧側回路とを構成しており、 少なくとも前記高圧側回路の前記駆動電力 供給回路素子は、 前記高圧側回路を構成する他の回路素子が組み込まれた半導体 チップとは別の半導体チップに、 少なくとも前記低圧側回路の前記駆動電力供給 回路素子は、 前記低圧側回路を構成する他の回路素子が組み込まれた半導体チッ プとは別の半導体チップにそれぞれ組み込まれていることを特徴とする半導体素 子駆動用集積回路。
1 2 . 請求項 1 1の半導体素子駆動用集積回路において、
前記低圧側回路側から出力された信号を所定の電圧に変換して前記高圧側回路 側に供給するレベルシフト用回路素子が前記半導体チップとは別の半導体チップ に組み込まれていることを特徴とする半導体素子駆動用集積回路。
1 3 . 請求項 1 2の半導体素子駆動用集積回路において、
前記半導体チップは、 外部接続端子を有する絶縁配線基板上に搭載されて電気 的に接続されており、 前記高圧側回路を構成する他の回路素子が組み込まれた半 導体チップと、 前記低圧側回路を構成する他の回路素子が組み込まれた半導体チ ップとは、 前記絶縁配線基板上に、 前記レベルシフト用回路素子が組み込まれた 半導体チップを挟んで対向配置され、 前記駆動電力供給回路素子が組み込まれた 半導体チップは、 前記外部接続端子の近傍に配置されていることを特徴とする半 導体素子駆動用集積回路。
1 4 . 請求項 1 3の半導体素子駆動用集積回路において、
前記外部接続端子は球状の半田によって構成されていることを特徴とする半導 体素子駆動用集積回路。
1 5 . 請求項 1 2の半導体素子駆動用集積回路において、
前記駆動電力供給回路素子及び前記レベルシフト用回路素子は縦型構造素子で あることを特徴とする半導体素子駆動用集積回路。
1 6 . 請求項 1 3の半導体素子駆動用集積回路において、 前記レベルシフト用回路素子が組み込まれた半導体チップの主面の縁と、 前記 レベルシフト用回路素子が組み込まれた半導体チップと前記前記絶縁配線基板上 の配線とを電気的に接続する接続部材との間の最短距離を 50〜3000 z mの範囲と したことを特徴とする半導体素子駆動用集積回路。
1 7 . 請求項 1 3の半導体素子駆動用集積回路において、
前記半導体チップ， 前記絶縁配線基板及び前記外部接続端子を含む構造体は、 前記外部接続端子の一部が外部に露出するように、 絶縁部材によつてモールドさ れ、 パッケージ化されていることを特徴とする半導体素子駆動用集積回路。
1 8 . 主端子間に直列接続された第 1および第 2電力スイッチング素子からなる少 なくとも 1アームと低圧側回路から高圧側回路に制御信号を伝達する昇圧レベルシ フト回路を有する電力変換装置において、
1アーム分の駆動回路は、 上アーム駆動回路及び電流検出回路を第 1チップ、 下アーム駆動回路及び駆動信号処理回路を第 2チップとし、 レベルシフト用高耐 圧 n MO Sを第 1チップ、 第 2とは別チップとしたことを特徴とする電力変換装置。
1 9 . 請求項 1 8記載の電力変換装置において、
前記第 1および第 2電力スィツチング素子を駆動する最終段の半導体素子が、 前 記第 1チップ、 第 2チップとは別チップとなっていることを特徴とする電力変換 装置。
2 0 . 請求項 1 8若しくは請求項 1 9のいずれかに記載の電力変換装置において、 第 1チップ及び第 2チップ、 レベルシフト用高耐圧 n M〇S、 出力段用半導体 素子が絶縁基板上に実装されていることを特徴とする電力変換装置。
2 1 . 請求項 2 0記載の電力変換装置において、
パッケージは B GA (Bal l Grid Array) であることを特徴とする電力変換装置。
2 2 . 主端子間に直列接続された第 1および第 2電力絶縁ゲート型スイッチング素 子（32H， 32L)からなる少なくとも 1アームと低圧側回路から高圧側回路に制御信号 を伝達する昇圧レベルシフト回路（211)を有する電力変換装置において、
前記第 1および第 2電力絶縁ゲート型スィツチング素子のゲートのそれぞれに接 続される複数のゲート抵抗 (404, 405)と、
前記第 1および第 2電力絶縁ゲート型スィツチング素子のゲート電圧を検出する 検出回路 (408)と、
検出電圧に応じてゲート抵抗を切り替える複数の駆動回路 (402, 403)を有する電 力変換装置。
2 3 . 請求項 2 2記載の電力変換装置において、
前記検出回路と駆動回路が集積化されていることを特徴とする電力変換装置。
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