JP2763237B2 - レベルシフト回路及びこれを用いたインバータ装置 - Google Patents

レベルシフト回路及びこれを用いたインバータ装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、主電源端子間に直列接
続された第１及び第２電力用スイッチング素子からなる
少なくとも１つのアームを有するインバータ装置に係
り、特に低圧側回路から高圧側回路に制御信号を伝達す
る昇圧レベルシフト回路、或いは、高圧側回路から低圧
側回路に制御信号を伝達する降圧レベルシフト回路の少
なくともいずれか一方を備えてなるインバータ装置に関
する。
【０００２】
【従来の技術】従来、主電源端子間の高圧側アーム（以
下、上アームという）に第１電力用スイッチング素子
を、低圧側アーム（以下、下アームという）に第２電力
用スイッチング素子をそれぞれ配置し、これら第１及び
第２電力用スイッチング素子をトーテムポール接続（直
列接続）してなるインバータ装置においては、上アーム
の前記第１電力用スイッチング素子は基準電位に対して
電位的に浮動の状態で駆動され、前記第１電力用スイッ
チング素子の駆動回路にはトランスによって絶縁された
電源が用いられている。
【０００３】また、低圧側回路から高圧側回路に駆動信
号を伝達するには、前記浮動電位の状態においても信号
伝達が可能なレベルシフト（以下、昇圧レベルシフトと
いう）手段が必要であり、フォトカプラ或いはパルスト
ランス等が一般的に用いられている。逆に、高圧側回路
から低圧側回路に信号伝達を行なうレベルシフトを降圧
レベルシフトと呼ぶことにするが、上記いずれのレベル
シフト手段とも、高速な信号伝達と低消費電力が求めら
れる。最近では、インバータ装置の小型化と信号伝達の
高速化を目的に、レベルシフト手段をモノリシック集積
回路として形成することが検討されており、例えば、ア
イ・トリプル・イー・ジャーナル・オブ・ソリッドステ
ートサーキット（IEEE Journal of Solid-State Circui
ts Vol.25,No.3,1990)（１９９０年６月）第６７７頁か
ら６８３頁において昇圧レベルシフト回路が論じられて
いる。
【０００４】図９は、前記文献に開示されている昇圧レ
ベルシフト回路の構成図である。図９において、Ｑ１及
びＱ２は第１及び第２電力用スイッチング素子であり、
それぞれＱ１は上アーム、Ｑ２は下アームに属してい
る。Ｔ１〜Ｔ１０はトランジスタであり、この内、Ｔ３
とＴ４は高耐圧のＮチャンネルＭＯＳＦＥＴ、その他は
低耐圧のバイポーラトランジスタである。また、Ｒ１〜
Ｒ６は抵抗、Ｎ１〜Ｎ４はロジック用のインバータ（論
理反転回路）、１００、１０１はそれぞれＱ１とＱ２の
駆動回路、ＶＥは主電源（数百Ｖ）、Ｖｃｃは制御電源
（１５Ｖ）、ＶＤＤは電圧がＶｃｃに比べて小さい電源
（７Ｖ）、ＤＢ、ＣＢは上アーム用の制御電源を作るた
めのダイオードとコンデンサである。
【０００５】Ｎ１とＮ２により形成されたフリップフロ
ップにセット或いはリセットのトリガパルスを与えるも
のがレベルシフト手段であり、セット側のレベルシフト
はＣＢの正側端子とＶｃｃの負側端子間に接続されたＲ
１、Ｔ３、Ｔ５、Ｒ３からなる直列回路で構成される。
同様にリセット側のレベルシフトはＲ２、Ｔ４、Ｔ７、
Ｒ４からなる直列回路で構成される。
【０００６】上記構成によるレベルシフト回路を用いた
Ｑ１の駆動法は、以下に述べるとおりである。ロジック
インバータＮ３の入力端子にパルス幅ｔ１のセットパル
スを入力し、インバータＮ４の入力端子はハイレベルに
固定すると、トランジスタＴ５とＴ６がオン状態にな
る。Ｔ５がオンすることによりＶＤＤからＭＯＳＦＥＴ
Ｔ３のゲート端子とソース端子間にゲート電圧が印加さ
れ、Ｔ３がオン状態となる。この結果、セット側の直列
回路（Ｒ１、Ｔ３、Ｔ５、Ｒ３）に含まれていた２つの
スイッチ素子Ｔ３とＴ５がいずれもオンになることから
上記直列回路にはＩｓなる電流が流れる。このＩｓの一
部はトランジスタＴ１のベース電流として流れるためＴ
１がオンし、これによってトランジスタＴ９もオンす
る。Ｔ９のオンによってＮ１とＮ２からなるフリップフ
ロップ手段の端子Ｑがローレベルとなり、フリップフロ
ップの状態は以後、Ｑがローベル、がハイレベルに固
定される。Ｎ３に入力されたセットパルスはｔ１の期間
を過ぎるとハイレベルとなるが、Ｎ１とＮ２のフリップ
フロップは既に状態が固定されており、変化しない。な
お、入力端子がハイレベルで固定されたＮ４の出力はロ
ーレベルであり、トランジスタＴ７、Ｔ８、及びＴ４は
オフ状態にあるためリセット側の直列回路（Ｒ２、Ｔ
４、Ｔ７、Ｒ４）には電流が流れず、これによってＴ２
及びＴ１０もオフ状態にある。駆動回路１００はＱの出
力がローレベルになることによってＱ１をオンに駆動す
るものである。次に、Ｑ１をオフするためには上記作用
とは逆に、Ｎ３の入力端子をハイレベルに固定し、Ｎ４
の入力端子にｔ２なる期間ローレベルとなるリセットパ
ルスを入力する。これによってＴ１０がオンし、フリッ
プフロップ手段の端子がローレベルとなり、フリップ
フロップの状態は以後Ｑがハイレベル、がローレベル
に固定される。Ｑがローレベルからハイレベルに変わる
ことによって、この信号を受ける駆動回路はＱ１をター
ンオフする。なお、この時にはＴ３、Ｔ５、Ｔ６のトラ
ンジスタはいずれもオフ状態にありセット側の直列回路
に電流Ｉｓは流れない。セットパルスの印加によってＱ
の出力がローレベルになると、この信号を用いて駆動回
路１００はＱ１をターンオンするが、この時、出力端子
Ｏ点の電圧Ｖｏは急激に上昇し、その電圧増加率ｄＶ／
ｄｔとＭＯＳトランジスタＴ３、Ｔ４のドレインーソー
ス間寄生容量の積で決まるノイズ電流がＴ３とＴ４に流
れる。図示例ではＴ１とＴ２、及びＴ９とＴ１０を差動
型の回路構成とすることによって上記ノイズ電流の影響
を相殺している。
【０００７】
【発明が解決しようとする課題】前記レベルシフト回路
では差動型の回路構成を用いることによってｄＶ／ｄｔ
に起因するノイズ電流の影響を受けにくくしているが、
この目的が達成されるためにはＴ３、Ｔ４のドレインー
ソース間寄生容量が等しいことが条件である。一方、Ｑ
１がターンオンする際にまだセットパルスがローレベル
の状態で印加されているとＴ３はオン状態にあり、オン
状態のＴ３とオフ状態のＴ４ではドレインーソース間寄
生容量の値が異なる。このため前記レベルシフト回路で
はセットパルスとリセットパルスの幅ｔ１、ｔ２をそれ
ぞれ十分短くする必要があるが、回路の動作遅延時間以
下にするとフリップフロップに信号を伝えることができ
なくなり、ｔ１、ｔ２の設定は容易でない。
【０００８】また、前記レベルシフト回路はＱ１のター
ンオン或いはターンオフ時にＴ３とＴ４を流れるノイズ
電流に関しては対策が検討されているが、フリップフロ
ップの端子Ｑ或いはの論理状態がノイズによって直
接、反転する場合についてはその対策が検討されていな
かった。本発明は、前記各問題点を除去するものであっ
て、その目的は高耐圧特性を有し、信号応答特性が優
れ、消費電力（或いは消費電流）が少なく、且つ、電力
用スイッチング素子の過渡時のｄＶ／ｄｔ或いは他の要
因によるノイズ誤動作を防止するレベルシフト回路を備
えたインバータ装置を提供することにある。
【０００９】
【課題を解決するための手段】前記目的の達成のため
に、本発明は、主電源端子間に直列接続された第１及び
第２電力用スイッチング素子からなるアームと、各別に
設けた第１及び第２制御電源の出力を選択的に前記第１
及び第２電力用スイッチング素子の制御電極に供給する
第１及び第２駆動手段と、前記第１制御電源の一方の電
極を基準電位とする入力信号を前記第２制御電源の一方
の電極を基準電位とする信号に変換して前記駆動手段に
伝達する昇圧レベルシフト手段からなり、前記昇圧レベ
ルシフト手段は、前記第２制御電源に接続したフリップ
フロップ手段と、前記第１制御電源と前記第２制御電源
の間に接続され前記入力信号に応じて前記フリップフロ
ップ手段にセット或いはリセット信号を供与する第１及
び第２トリガ信号発生手段を備え、前記第１及び第２ト
リガ信号発生手段は各々、電圧クランプ手段と第１及び
第２スイッチング素子を含む直列回路を備えるととも
に、前記入力信号に応じて前記第１或いは第２トリガ信
号発生手段の一方の第２スイッチング素子をオン状態に
する第１スイッチ手段と、前記フリップフロップ手段の
出力信号に時間遅延を付加し、該遅延を付加した前記出
力信号を用いて、前記第１及び第２トリガ信号発生手段
の前記第１スイッチング素子を各々が直列に接続された
第２スイッチング素子に対してオン、オフ状態を相補的
に切り替えさせる第２スイッチ手段を備える。
【００１０】
【作用】前記手段によれば、昇圧レベルシフト手段は上
アーム側に設けたフリップフロップ手段と、各々電圧ク
ランプ手段と第１及び第２スイッチング素子を含む直列
回路で構成されるセット及びリセット信号発生手段によ
り構成され、セット及びリセット信号発生手段の第２ス
イッチング素子は下アーム側に設けた第１スイッチ手段
により、入力信号に応じて一方がオンする。ここで、フ
リップフロップ手段の出力信号に時間遅延を付加し、こ
の信号を用いて、第１スイッチング素子を各々が直列に
接続された第２スイッチング素子に対してオン、オフ状
態を相補的に切り替えさせる第２スイッチ手段を備える
ことにより、フリップフリップ手段の動作遅延に上記時
間遅延を加えた期間中、セット或いはリセット側の第１
及び第２スイッチング素子がいずれもオン状態になり、
この期間にのみ高圧側から低圧側に電流が流れてフリッ
プフロップ手段にセット或いはリセットのトリガ信号を
供与する。上記期間を過ぎるとセット及びリセット側の
第１及び第２スイッチング素子は相補状態、即ち、第２
スイッチング素子がオンであれば第１スイッチング素子
はオフ、逆に、第２スイッチング素子がオフであれば第
１スイッチング素子はオンの状態になり、前記第１及び
第２スイッチング素子を含む直列回路に電流が流れるこ
とはなく、消費電流を低減できる。
【００１１】また、フリップフロップ手段の出力がセッ
ト或いはリセット信号で或る状態（ハイ、或いはローレ
ベル）に確定した後、ノイズによって出力の論理が反転
したとすると、上記第２スイッチ手段の働きによりノイ
ズの発生以前にオフ状態にあった。第１スイッチング素
子はオン状態に変わり、オン状態にあった第１スイッチ
ング素子はオフ状態になる。この結果、第１スイッチ手
段によってオン状態にある第２スイッチング素子と上記
ノイズでオン状態に変わった第１スイッチング素子から
なる直列回路には再度、高圧側から低圧側に電流が流れ
てフリップフロップ手段にセット或いはリセットの正規
のトリガ信号を印加する。この電流を以後、再トリガ電
流と呼ぶことにするが、再トリガ電流によりフリップフ
ロップ手段の出力は正規の論理状態に復帰することがで
きる。
【００１２】以上は信号を下アーム側から上アーム側に
伝達する昇圧レベルシフト手段としての作用であるが、
上記構成で下アーム側と上アーム側を反対にした回路構
成をとれば、信号を上アーム側から下アーム側に伝達す
る降圧レベルシフト手段を作ることができる。即ち、降
圧レベルシフト手段は下アーム側に設けた第２フリップ
フロップ手段と、各々電圧クランプ手段と第３及び第４
スイッチング素子を含む直列回路で構成される第２のセ
ット及びリセット信号発生手段により構成され、上記第
２のセット及びリセット信号発生手段の第４スイッチン
グ素子は上アーム側に設けた第３スイッチ手段により、
上アーム側で検知した状態検出信号に応じて一方がオン
する。次に、第２フリップフロップ手段の出力信号に時
間遅延を付加し、この信号を用いて、第３スイッチング
素子を各々が直列に接続された第４スイッチング素子に
対してオン、オフ状態を相補的に切り替えさせる第４ス
イッチ手段を備えることにより、第２フリップフリップ
手段の動作遅延に上記時間遅延を加えた期間中、セット
或いはリセット側の第３及び第４スイッチング素子がい
ずれもオン状態になり、この期間にのみ高圧側から低圧
側に電流が流れて第２フリップフロップ手段にセット或
いはリセットのトリガ信号を供与する。
【００１３】この結果、昇圧レベルシフト手段と同様
に、低消費電流で且つ、ノイズ誤動作時には再トリガ電
流を流して上記第２フリップフロップ手段の出力を正常
な論理に復帰させることができる。
【００１４】
【実施例】以下、本発明に係るインバータ装置の実施例
を図面を用いて説明する。図１は、本発明に係るインバ
ータ装置の第１の実施例を示す構成図である。図１にお
いて、Ｑ１はＵ相インバータの上アーム側出力段素子で
ある第１電力用スイッチング素子、Ｑ２はＵ相インバー
タの下アーム側出力段素子である第２電力用スイッチン
グ素子、Ｑ３はＶ相インバータの上アーム側出力段素子
である第１電力用スイッチング素子、Ｑ４はＶ相インバ
ータの下アーム側出力段素子である第２電力用スイッチ
ング素子であり、Ｄ１はＵ相上アームのＱ１に逆並列に
設けた還流用ダイオード、Ｄ２はＵ相下アームのＱ２に
逆並列に設けた還流用ダイオード、Ｄ３はＶ相上アーム
のＱ３に逆並列に設けた還流用ダイオード、Ｄ４はＶ相
下アームのＱ４に逆並列に設けた還流用ダイオードであ
る。ここで、Ｕ相の出力端子Ｏ点とＶ相の出力端子Ｐ点
の間には負荷１２を接続しており、Ｑ１〜Ｑ４のオン、
或いはオフの状態に応じて主電源ＶＥから負荷１２に電
流を供給する。
【００１５】次に、１は本発明が狙いとする昇圧用レベ
ルシフト回路であり、下アーム側から入力する信号をＰ
チャンネルＭＯＳＦＥＴ２−１とＮチャンネルＭＯＳＦ
ＥＴ２−２からなるＱ１の駆動回路に伝達するものであ
る。Ｑ２の駆動回路はＰチャンネルＭＯＳＦＥＴ９−１
とＮチャンネルＭＯＳＦＥＴ９−２で構成するが、これ
らは入力端子ＳBから入力する下アーム側の駆動信号と
同じ基準電位（後述するＶ１の負極電位）を用いるため
昇圧用レベルシフトは必要としない。また、３と１０は
ＮＡＮＤ回路、４と１１はそれぞれ上アーム側と下アー
ム側の状態検出回路である。
【００１６】昇圧用レベルシフト１は、６−１と６−２
の２つのロジックインバータを用いたフリップフロップ
手段と、７−１〜７−４からなるダイオードを用いた電
圧クランプ手段と、Ｍ１、Ｍ２、Ｍ３、及びＭ４の高耐
圧素子で構成される。ここで、Ｍ１とＭ３はＰチャンネ
ルＭＯＳＦＥＴ、Ｍ２とＭ４はＮチャンネルＭＯＳＦＥ
Ｔであり、Ｍ１とＭ２は直列に接続され、Ｍ１のソース
端子はインバータ６−１の出力端子と６−２の入力端子
の接続箇所Ａ点に接続している。また、Ｍ２のソース端
子は下アーム側の制御電源Ｖ１の負極に接続している。
同様に、Ｍ３とＭ４は直列に接続され、Ｍ３のソース端
子はインバータ６−２の出力端子と６−１の入力端子の
接続箇所Ｂ点に接続している。また、Ｍ４のソース端子
は制御電源Ｖ１の負極に接続している。Ｃ１は上記Ｍ１
のドレイン・ソース間寄生容量であり、同様に、Ｃ２は
Ｍ２のドレイン・ソース間寄生容量、Ｃ３はＭ３のドレ
イン・ソース間寄生容量、及びＣ４はＭ４のドレイン・
ソース間寄生容量である。Ｃ１〜Ｃ４の寄生容量は後述
するように、ｄＶ／ｄｔの影響を考慮する場合に重要と
なるため、図１に記載したものである。
【００１７】前記ダイオード７−１と７−２は上アーム
側制御電源Ｖ２の正極と負極の間に直列に接続し、７−
１のアノードと７−２のカソードの接続箇所は前記Ａ点
に接続している。同様に、ダイオード７−３と７−４は
Ｖ２の正極と負極の間に直列に接続し、７−３のアノー
ドと７−４のカソ−ドの接続箇所は前記Ｂ点に接続して
いる。次に、Ａ点から取りだしたインバータ６−１の出
力をロジックインバータ５−２に入力し、インバータ５
−２の出力をＭ１のゲート端子と前記ＮＡＮＤ回路３の
一方の入力端子に接続する。また、Ｂ点から取りだした
インバータ６−２の出力をロジックインバータ５−１に
入力し、インバータ５−１の出力をＭ３のゲート端子に
接続する。インバータ５−１と５−２、及び６−１と６
−２はそれぞれ上アーム側の制御電源Ｖ２から電流を供
与される。ここで、インバータ５−１と５−２の出力端
子をそれぞれＣ点、Ｄ点と呼ぶことにする。前記ＮＡＮ
Ｄ回路３はインバータ５−２の出力信号と前記上アーム
側状態検出信号４の出力信号を入力され、これらの信号
がＶ２の負極電位を基準としたハイレベルの場合に駆動
回路の両素子２−１と２−２のゲート端子にローレベル
の信号を伝達し、この結果、Ｑ１のゲート端子とエミッ
タ端子間にハイレベルのゲート電圧が印加され、Ｑ１が
オン状態となる。同様に、前記ＮＡＮＤ回路１０は入力
端子ＳBから入力した信号と前記下アーム側状態検出信
号１１の出力信号を入力され、これらの信号がＶ１の負
極電位を基準としたハイレベルの場合に駆動回路の両素
子９−１と９−２のゲート端子にローレベルの信号を伝
達し、この結果、Ｑ２のゲート端子とエミッタ端子間に
ハイレベルのゲート電圧が印加され、Ｑ１がオン状態と
なる。また、前記Ｍ２のゲート端子には入力端子ＳTか
ら入力した信号電圧を印加し、Ｍ４のゲート端子には入
力端子ＳTから入力した信号電圧をロジックインバータ
８を介して入力する。
【００１８】ロジックインバータ８はＳTから入力した
信号電圧に応じてＭ２とＭ４のいずれか一方の素子をオ
ンし、その役目から以後、第１スイッチ手段と呼ぶ。ま
た、インバータ５−１と５−２はそれぞれインバータ６
−１と６−２からなるフリップフロップ手段の２つの出
力端子（Ａ点とＢ点）から取りだした信号の論理を反転
するとともに、若干の時間遅延を施して前記Ｍ３とＭ１
のゲート端子に伝達するものであり、５−１と５−２を
その役目から第２スイッチ手段と呼ぶ。
【００１９】フリップフロップ手段の２つの出力端子
（Ａ点とＢ点）はそれぞれフリップフロップ手段の出力
論理を確定するためのセット及びリセット信号を入力す
る端子でもあり、以後、Ａ点をセット端子、Ｂ点をリセ
ット端子と呼ぶ。これにより、ダイオード７−１と７−
２、素子Ｍ１とＭ２からなる直列回路は上記セット端子
にトリガ信号（Ｖ２の負極を基準とするローレベルの電
圧信号）を与えるセット信号発生手段の役目を持ち、こ
の直列回路に流れる電流を以後、Ｉ1と呼ぶ。同様に、
ダイオード７−３と７−４、素子Ｍ３とＭ４からなる直
列回路は上記リセット端子にトリガ信号を与えるリセッ
ト信号発生手段の役目を持ち、この直列回路に流れる電
流を以後、Ｉ2と呼ぶ。
【００２０】上記構成によるインバータ装置で、本発明
の狙いである昇圧用レベルシフトの動作を次の図２を用
いて述べる。図２は、図１に示した昇圧用レベルシフト
の動作説明図である。図２で、ＳTは図１の入力端子に
印加される入力信号であり、Ｍ１〜Ｍ４は図１の各ＭＯ
ＳＦＥＴに対応している。ここで、図２に示したＭ１〜
Ｍ４はオンとオフの状態の時間変化をロジック的に示し
ている。Ｉ1とＩ2はそれぞれセットとリセットの信号発
生手段の直列回路に流れる電流の時間変化である。次
に、ＶA、ＶB、ＶC、ＶDはそれぞれ、図１で上アーム側
制御電源Ｖ２の負極電位を基準とした場合の各Ａ、Ｂ、
Ｃ、及びＤ点の電圧の時間変化である。更に、ＶDAはＡ
点に対するＤ点の電位差でありＭ１のソース端子とゲー
ト端子間の電圧（以後、ゲート電圧と呼ぶ）の時間変化
に相当し、同様にＶCBはＢ点に対するＣ点の電位差であ
りＭ３のゲート電圧の時間変化である。ＶDAとＶCBはＭ
１とＭ３がＰチャンネルＭＯＳＦＥＴであるため、０Ｖ
より低い場合がゲート端子の順バイアス状態に相当し、
Ｍ１或いはＭ３はオンする。逆に、０Ｖより高い場合は
逆バイアス状態に相当し、Ｍ１或いはＭ３はオフする。
【００２１】図２で、入力信号ＳTがハイレベルになる
と、この信号をゲート端子に入力されるＭ２はオンし、
ＳTを第１スイッチ手段のインバータ８を介してゲート
端子に入力されるＭ４はオフする。この時、Ｍ１はＳT
がハイレベルになる以前の状態としてオン状態にある。
Ｍ４は逆に、ＳTがハイレベルになる以前の状態として
オン状態にある（Ｍ１がオン、Ｍ４がオフ状態にある理
由は後述する）。この結果、直列に接続されたＭ１とＭ
２はいずれもオン状態であるため、両素子には電流Ｉ1
が流れる。電流Ｉ1は、Ｏ点の電圧ＶOに上アーム側の制
御電源電圧Ｖ2を加えた電圧値を上記Ｍ１とＭ２で短絡
した際に流れる短絡電流であり、その値はＭ１とＭ２の
飽和電流のうち小さい方の値で制限される。また、ＶO
はインバータＱ1とＱ2の動作に応じて変化するが、上記
Ｉ1の値もＶOに依存する。
【００２２】一方、直列に接続されたＭ３とＭ４はいず
れもオフ状態であるため、両素子には電流は流れない。
電流Ｉ1はＡ点を基準電位に対してマイナス側に引っ張
り、ＶAは０Ｖのローレベルとなる。ＶAが０Ｖ以下に減
少し、約−０．７Ｖになるとダイオード７−２が導通
し、以後、Ｉ1はダイオード７−２を流れる。即ち、７
−２はＡ点の電圧をクランプする。ＶAがローレベルに
なると、この信号をロジックインバータ６−２を介した
信号であるところのＶBは、ロジックインバータの動作
原理によってハイレベルとなり、その電圧はＶ2の電源
電圧に等しくなる。ロジックインバータ５−２の出力電
圧ＶDは入力信号ＶAがローレベルになると、その時間変
化にわずかに遅れてハイレベルとなる。この遅延時間を
ｔ２で表すが、ｔ２はインバータ５−２に入力信号が印
加されてから出力電圧が状態確定するまでの動作遅延時
間であり、約数十ｎＳと短い。同様に、ロジックインバ
ータ５−１の出力電圧ＶCは入力信号ＶBがハイレベルと
なった後、ｔ２の遅延時間後、ローレベルの状態に確定
するものとする。
【００２３】Ｍ１のゲート電圧であるＶDAは上記の変化
に伴い、約−Ｖ2の順バイアス電圧から＋Ｖ2の逆バイア
ス電圧に変化し、Ｍ１はターンオフする。これとは逆
に、Ｍ３のゲート電圧の時間変化であるＶCBは約＋Ｖ2
の逆バイアス電圧から−Ｖ2の順バイアス電圧に変化
し、Ｍ３はターンオンする。この結果、Ｍ１とＭ２を流
れていた電流Ｉ1は遮断される。また、Ｍ３はオンする
がこれと直列に接続されたＭ４はオフであるので、Ｍ３
とＭ４には電流は流れない。ここで、ＳTがハイレベル
になった時間以降、電流Ｉ1が遮断されるまでの時間を
ｔ１で表すが、ｔ１はＭ１、Ｍ２の動作遅延時間に上記
ｔ２を加えた値に等しく、約０．１μＳ程度と短い期間
である。電流Ｉ1が遮断された後も、インバータ６−１
と６−２のフリップフロップとしての機能からＡ〜Ｄ点
までの電圧は維持され、この結果Ｍ１とＭ３のオフ、及
びオンの状態は変化しない。
【００２４】次に、ＳTがハイレベルからローレベルに
変化すると、Ｍ２はオフし、Ｍ４はオンする。この時、
Ｍ１は上述のようにオフ状態、Ｍ４はオン状態にある。
この結果、直列に接続されたＭ１とＭ２はいずれもオフ
状態であるため、両素子には電流は流れない。一方、直
列に接続されたＭ３とＭ４はいずれもオン状態であるた
め、電流Ｉ2が流れる。電流Ｉ2は、上述のＩ1と同様
に、ＶOに上アーム側の制御電源電圧Ｖ2を加えた電圧値
を上記Ｍ３とＭ４で短絡した際に流れる短絡電流であ
り、その値はＭ３とＭ４の飽和電流のうち小さい方の値
で制限される。また、Ｉ2の値はＶOに依存する。
【００２５】電流Ｉ2はＢ点を基準電位に対してマイナ
ス側に引っ張り、ＶBは０Ｖのローレベルとなる。ＶBが
０Ｖ以下に減少し、約−０．７Ｖになるとダイオード７
−４が導通し、以後、Ｉ2はダイオード７−４を流れ、
ダイオード７−４はＢ点の電圧をクランプする。ＶBが
ローレベルになると、この信号をロジックインバータ６
−２を介した信号であるところのＶAは、ハイレベルと
なる。ロジックインバータ５−２の出力電圧ＶDは入力
信号ＶAがハイレベルになると、ｔ２の遅延時間の後ロ
ーレベルになる。同様に、ロジックインバータ５−１の
出力電圧ＶCは入力信号ＶBがローレベルとなった後、ｔ
２の遅延時間後、ハイレベルの状態に確定する。
【００２６】Ｍ１のゲート電圧であるＶDAは上記の変化
に伴い、約＋Ｖ2の逆バイアス電圧から−Ｖ2の順バイア
ス電圧に変化し、Ｍ１はターンオンする。これとは逆
に、Ｍ３のゲート電圧であるＶCBは約−Ｖ2の順バイア
ス電圧から＋Ｖ2の逆バイアス電圧に変化し、Ｍ３はタ
ーンオフする。この結果、Ｍ３とＭ４を流れていた電流
Ｉ2は遮断される。一方、Ｍ１はオンするがＭ２がオフ
であるので、Ｍ１とＭ２には電流は流れない。ここで、
ＳTがローレベルになった時間以降、電流Ｉ2が遮断され
るまでの時間はＩ1の場合と同様に約ｔ１（約０．１μ
Ｓ程度）である。電流Ｉ2が遮断された後も、インバー
タ６−１と６−２のフリップフロップとしての機能から
Ａ〜Ｄ点までの電圧は維持され、この結果Ｍ１のオンと
Ｍ３のオフの状態は継続する。
【００２７】このように、本発明による昇圧用レベルシ
フト回路によれば、高圧側から低圧側に流れる電流Ｉ1
とＩ2はＳTの一周期において、それぞれ約０．１μＳ程
度の期間ｔ１であり、低消費電流化が可能となる。ま
た、セット及びリセット用のトリガ電流はそれぞれ（Ｖ
O＋Ｖ2）の電圧をＭ１とＭ２、或いはＭ３とＭ４で短絡
した際の短絡電流であることからその値は６−２或いは
６−１のロジックインバータを高速に状態変化させるこ
とができ、信号伝達の高応答化に効果がある。
【００２８】図２に示した動作原理にもとづき、入力信
号ＳTがハイレベルになると上アーム側に設けたフリッ
プフロップの出力Ａ点はローレベルに変化し、Ａ点の論
理をインバータ５−２で反転してＤ点はハイレベルにな
る。Ｄ点は図１のＮＡＮＤ回路３の一つの入力であり、
上アーム側の状態検出手段４から前記ＮＡＮＤ回路に与
えられる信号がハイレベルであれば、Ｑ１のゲート端子
とエミッタ端子間に上アーム側制御電源の電圧Ｖ2が印
加され、Ｑ１はターンオンする。この結果、Ｏ点の電圧
ＶOは上昇するが、その電圧上昇率ｄＶ／ｄｔが大きい
と、昇圧レベルシフト回路にノイズ電流が流れる。この
ノイズの影響を避ける方法を図３で説明する。
【００２９】図３は、本発明に係る昇圧用レベルシフト
に対するｄＶ／ｄｔの影響を説明する図である。図３で
用いる各記号、即ち、ＳT、Ｉ1、Ｉ2、ＶA、及びＶBの
定義は図２の説明で述べたとおりである。また、ＶOは
Ｕ相インバータの出力電圧であり、下アーム側制御電源
Ｖ１の負極を基準電位とした場合の電圧である。前述の
ように、ＳTがハイレベルになるとＶAはローレベルに、
また、ＶBはハイレベルに変化するが、ＶAがローレベル
になった直後からｔ２の遅延時間の範囲内では、ＶDは
まだハイレベルに状態が確定しておらず、このため、Ｑ
１のターンオンしない。この時までのＶOの値が約０Ｖ
であったと仮定すると、前述のように、電流Ｉ1の値は
ＶOに依存することに注意する必要がある。ＶOが約０Ｖ
の条件では、Ｍ１とＭ２がオン状態になっても両素子は
ドレイン電圧が低く、飽和しないことが考えられる。こ
うした条件の下でも、Ｉ1によってフリップフロップを
動作させるためにはＭ１とＭ２のオン抵抗を十分小さく
して、両素子に流れる電流の値を大きくすることが必要
である。Ｍ１とＭ２のオン抵抗を小さくする方法として
は、これらの素子の素子面積（或いはＷ／Ｌ、Ｗはゲー
トの幅であり、Ｌはゲートの長さ）を大きくすることが
一般的である。電流Ｉ1に比べると、電流Ｉ2が流れる際
にはＱ１がオン状態にあり、ＶOの値は主電源ＶEの電圧
に等しいことから、Ｉ2を流すＭ３とＭ４の素子は十分
高いドレイン電圧を得て飽和し、Ｍ３とＭ４の内、小さ
い側の飽和電流がＩ2として流れる。このため、Ｍ３と
Ｍ４の素子はＭ１とＭ２に比べるとＷ／Ｌで比較して、
約１／２〜１／４程度の大きさで良い。
【００３０】昇圧用レベルシフト回路によって上アーム
側の駆動回路２−１に信号が伝達され、Ｑ１がターンオ
ンすると、ＶOは急激に上昇し、上述の約０Ｖから主電
源ＶEの電圧に達する。この時、ＶOの電圧上昇率ｄＶ／
ｄｔと図１に示した寄生容量できまるノイズ電流がＭ１
とＭ２の直列接続とＭ３とＭ４の直列接続にそれぞれ流
れる。ここで、Ｍ１とＭ２の直列接続に流れるノイズ電
流は、オフ状態にあるＭ１の寄生容量Ｃ１を充電する電
流であり、Ｃ１とｄＶ／ｄｔで決まる値を持ち、Ｍ３と
Ｍ４の直列接続に流れるノイズ電流は、オフ状態にある
Ｍ４の寄生容量Ｃ４を充電する電流であり、Ｃ４とｄＶ
／ｄｔで決まる値を有する。いずれの電流も図１に示す
矢印の方向、即ち高圧側から低圧側に向かう方向に流れ
る。
【００３１】これらのノイズ電流によって、ＶA及びＶB
はそれぞれマイナス側に引っ張られ、ＶBはハイレベル
からローレベルに変化する。但し、ＶAはノイズ電流の
発生以前からローレベルであり、論理に変化は無い。ま
た、ＶBがローレベルに変化した影響はインバータ６−
１を介してＡ点に現れることも考えられるが、前述のよ
うにセット側の素子Ｍ１とＭ２はリセット側のＭ３とＭ
４に比べて素子面積或いはＷ／Ｌが大きいため、寄生容
量の値も大きくなる。この結果、ＶBがローレベルに変
化した影響がインバータ６−１を介してＡ点に現れよう
としても、Ａ点はＢ点よりも大きいノイズ電流の影響を
受けマイナス側に引かれることから、Ａ点の論理は反転
しない。ｄＶ／ｄｔによる影響が出るのは、Ｑ１がター
ンオンするわずかな過渡時（約０．１μｓ）であるか
ら、この期間中、Ａ点の論理が反転しなければＢ点はノ
イズ電流の消滅後、Ａ点の論理に従い、再度ハイレベル
の正規な状態に復帰することができる。
【００３２】以上のように、ノイズ電流によってフリッ
プフロップ手段のＢ点は論理が反転し、Ａ点は論理が変
化しないという特徴がある。そこで、駆動回路２−１及
び２−２に伝達する信号は、ｄＶ／ｄｔによるノイズ電
流の影響を受けないＡ点から取り出すことが重要であ
る。以上はインバータの出力電圧が変化する際に生じる
ノイズの影響とその対策法であるが、次には、不特定の
ノイズによって、フリップフロップの出力論理が直接反
転してしまう場合の対策を述べる。
【００３３】図４は、本発明の昇圧用レベルシフトが最
も特徴とするノイズ誤動作時の再トリガ機能を説明する
図である。図４において、各記号の定義は前述の図２と
同じであり、重複説明は省略する。図４において、ＳT
がハイレベルになると、前述の動作に従い、ＶAはロー
レベル、ＶBはハイレベル、ＶDはハイレベル、そしてＭ
１のゲート電圧であるＶDAは逆バイアスとなる。次に、
図示するようにノイズの影響でＶBがハイレベルからロ
ーレベルに変化した場合、この影響はインバータ６−１
を介してＡ点に現れ、Ａ点はローレベルからハイレベル
に変わる。また、これに伴い、ＶDはローレベル、ＶDA
は順バイアスに変化する。この結果、オフ状態にあった
Ｍ１はオンに変わり、Ｍ１とＭ２がいずれもオンするた
め、再度電流Ｉ1が流れる。この電流は前述のように、
６−１と６−２からなるフリップフロップ手段に対し
て、再度、セットのトリガ信号を与える役目を持つこと
から、再トリガ電流と呼ぶことができる。再トリガ電流
が流れると、図２に示したＩ1の通流後の動作が再現さ
れ、フリップフロップの出力ＶA、ＶB、及びこれらを第
２スイッチ手段（ロジックインバータ）で反転したＶD
とＶCは、図２と同様にＳTで決まる正規な論理状態に復
帰することができる。このように、本発明の昇圧用レベ
ルシフトでは、ノイズによって、フリップフロップの出
力論理が直接反転してしまう場合においても、即座に再
トリガ電流を通流して、出力論理を正常に復帰させる特
徴を持ち、ノイズの影響を受けやすいインバータ装置に
好適である。
【００３４】なお、図１の実施例ではＵ相上アーム出力
段素子Ｑ１を駆動するため昇圧用レベルシフト１を設け
た図を示したが、Ｖ相上アーム出力段素子Ｑ３を駆動す
るためには、１と同一の構成の昇圧用レベルシフトが別
個に必要となり、図１ではＶ相用のレベルシフトは省略
したものである。次に、上アーム側で検知した状態検出
信号を下アーム側に伝達する降圧用レベルシフトについ
て説明する。
【００３５】図５は、本発明に係るインバータ装置の第
２の実施例を示す構成図である。以下の説明において、
図１に示した図示例の各部と同一の機能を有する部分に
は同一の符号を付して、それらの重複する説明は省略す
る。図５において、Ｕ相インバータの出力段素子Ｑ１、
Ｑ２及びこれらの還流用ダイオードＤ１、Ｄ２とＶ相イ
ンバータの出力段素子Ｑ３、Ｑ４及びこれらの還流用ダ
イオードＤ３、Ｄ４は図１の実施例と同じである。本実
施例ではこれらに加えてＷ相インバータの上アーム側出
力段素子である第１電力用スイッチング素子としてＱ
５、Ｗ相インバータの下アーム側出力段素子である第２
電力用スイッチング素子としてＱ６を備えており、Ｄ５
はＱ５に逆並列に設けた還流用ダイオード、Ｄ６はＱ６
に逆並列に設けた還流用ダイオードである。また、図１
で述べたＵ相の出力端子Ｏ点とＶ相の出力端子Ｐ点に加
えてＷ相の出力端子Ｑ点を備え、Ｏ，Ｐ，Ｑの各出力端
子を負荷モータ１２に接続している。
【００３６】図５でＱ１に関する駆動回路のＰチャンネ
ルＭＯＳＦＥＴ２−１とＮチャンネルＭＯＳＦＥＴ２−
２、及びＱ２の駆動回路であるＰチャンネルＭＯＳＦＥ
Ｔ９−１とＮチャンネルＭＯＳＦＥＴ９−２、３と１０
のＮＡＮＤ回路、４と１１の上アーム側と下アーム側の
状態検出回路、及び１の昇圧用レベルシフト回路は図１
に示した構成と同じである。
【００３７】降圧用レベルシフト２０は、１４−１と１
４−２の２つのロジックインバータを用いた第２フリッ
プフロップ手段と、１６−１〜１６−４からなるダイオ
ードを用いた電圧クランプ手段と、Ｍ５、Ｍ６、Ｍ７、
及びＭ８の高耐圧素子で構成される。ここで、Ｍ５とＭ
７はＰチャンネルＭＯＳＦＥＴ、Ｍ６とＭ８はＮチャン
ネルＭＯＳＦＥＴであり、Ｍ５とＭ６は直列に接続さ
れ、Ｍ６のソース端子はインバータ１４−１の出力端子
と１４−２の入力端子の接続箇所Ｅ点に接続している。
また、Ｍ５のソース端子は上アーム側の制御電源の役目
を果たすコンデンサ手段１８（以後、１８をＣUと呼
ぶ）の正極に接続している。同様に、Ｍ７とＭ８は直列
に接続され、Ｍ８のソース端子はインバータ１４−２の
出力端子と１４−１の入力端子の接続箇所Ｆ点に接続し
ている。また、Ｍ７のソース端子は上記ＣUの正極に接
続している。
【００３８】前記ダイオード１６−１と１６−２は下ア
ーム側制御電源Ｖ１の正極と負極の間に直列に接続し、
１６−１のアノードと１６−２のカソードの接続箇所は
前記Ｅ点に接続している。同様に、ダイオード１４−３
と１４−４はＶ１の正極と負極の間に直列に接続し、１
４−３のアノードと１４−４のカソードの接続箇所は前
記Ｆ点に接続している。次に、Ｅ点から取りだしたイン
バータ１４−１の出力をセット側の第４スイッチ手段で
あるところのロジックインバータ１５−２に入力し、イ
ンバータ１５−２の出力をＭ６のゲート端子に接続す
る。また、Ｆ点から取りだしたインバータ１４−２の出
力をリセット側の第４スイッチ手段であるところのロジ
ックインバータ１５−１に入力し、インバータ１５−１
の出力をＭ８のゲート端子に接続する。インバータ１４
−１と１４−２、及び１５−１と１５−２はそれぞれ下
アーム側の制御電源Ｖ１から電流を供与される。ここ
で、インバータ１５−１と１５−２の出力端子をそれぞ
れＧ点、Ｈ点と呼ぶことにする。前記上アーム側状態検
出信号４の出力信号はＭ５のゲート端子に接続し、更
に、第３スイッチ手段であるところのロジックインバー
タ１３を介してＭ７のゲート端子に接続する。
【００３９】制御回路１７は入力端子ＳTを介して昇圧
用レベルシフト回路１と、入力端子ＳBを介して下アー
ム側のＮＡＮＤ回路１０とそれぞれ接続されており、Ｕ
相の上アームと下アームの駆動回路に出力段素子をオ
ン、オフするための制御信号を出力する。また、降圧用
レベルシフト回路のＨ点と制御回路１７を接続する端子
ＦAULTは、上アーム側の状態検出回路４で検知した異常
を示す状態検出信号を制御回路１６に出力するための出
力端子である。
【００４０】また、ＣUとダイオード１９（以後、１９
をＤUの記号で表す）は、Ｑ２がオンした際に、Ｖ１か
らＤU、ＣU、及びＱ２を介する直列接続により電流を流
し、この電流によってＣUに電圧を充電させるものであ
り、前述の図９に示した従来のレベルシフト回路に示し
たＣB、及びＤBと同じ働きを持つ。ダイオード１６−
１、１６−２、と素子Ｍ５とＭ６からなる直列回路は第
２フリップフロップ手段のセット端子（Ｅ点）にトリガ
信号（Ｖ１の負極を基準とするハイレベルの電圧信号）
を与えるセット信号発生手段の役目を持ち、この直列回
路に流れる電流を以後、Ｉ3と呼ぶ。同様に、ダイオー
ド１６−３と１６−４、素子Ｍ７とＭ８からなる直列回
路は第２フリップフロップ手段のリセット端子（Ｆ点）
にトリガ信号を与えるリセット信号発生手段の役目を持
ち、この直列回路に流れる電流を以後、Ｉ4と呼ぶ。
【００４１】上記構成によるインバータ装置で、本発明
の狙いである降圧用レベルシフトの動作を次の図６を用
いて述べる。図６は、図５に示した降圧用レベルシフト
２０のみの動作説明図である。図６で、状態検出信号は
図５に示した上アーム側の状態検出回路４で検知した異
常を示す信号であり、ＣUの負極電位を基準としてロー
レベル（約０Ｖ）の場合が異常を示す場合とする。ま
た、Ｍ５〜Ｍ８は図５の各ＭＯＳＦＥＴに対応してい
る。図２と同様に、Ｍ５〜Ｍ８はオンとオフの状態の時
間変化をロジック的に示している。Ｉ3とＩ4はそれぞれ
セットとリセットの信号発生手段の直列回路に流れる電
流の時間変化である。次に、ＶE、ＶF、ＶG、ＶHはそれ
ぞれ、図５で下アーム側制御電源Ｖ１の負極電位を基準
とした場合の各Ｅ、Ｆ、Ｇ、及びＨ点の電圧の時間変化
である。更に、ＶHEはＥ点に対するＨ点の電位差であり
Ｍ６のゲート端子とソース端子間に印加されるゲート電
圧の時間変化に相当し、同様にＶGFはＦ点に対するＧ点
の電位差でありＭ８のゲート電圧の時間変化である。Ｖ
HEとＶGFはＭ６とＭ８がＮチャンネルＭＯＳＦＥＴであ
るため、０Ｖより高い場合がゲート端子の順バイアス状
態に相当し、Ｍ６或いはＭ８はオンする。逆に、０Ｖよ
り低い場合は逆バイアス状態に相当し、Ｍ６或いはＭ８
はオフする。
【００４２】図６で、状態検出信号がローレベルになる
と、この信号をゲート端子に入力されるＭ５はオンし、
上記信号を第３スイッチ手段のインバータ１３を介して
ゲート端子に入力されるＭ７はオフする。この時、Ｍ５
は状態検出信号がローレベルになる以前の状態としてオ
ン状態にあり、Ｍ７は逆に、オフ状態にある。この結
果、直列に接続されたＭ５とＭ６はいずれもオン状態で
あるため、両素子には電流Ｉ3が流れる。電流Ｉ3は、Ｏ
点の電圧ＶOに上アーム側のＣUの充電電圧ＶCUを加えた
電圧値を上記Ｍ５とＭ６で短絡した際に流れる短絡電流
であり、その値はＭ５とＭ６の飽和電流のうち小さい方
の値で制限されるとともに、Ｉ3の値はＶOに依存する。
【００４３】直列に接続されたＭ７とＭ８はいずれもオ
フ状態であるため、両素子には電流は流れない。電流Ｉ
3はロジックインバータ１４−２の出力端子からＧＮＤ
線（Ｖ１の負極電位）に流れ込み、その電圧降下によっ
てＥ点を基準電位に対してプラス側に引っ張り上げ、Ｖ
EはＶ１の電源電圧（Ｖ1）に等しいハイレベルとなる。
ＶEがＶ1の値を越えて増加する場合にはダイオード１６
−１が導通し、以後Ｉ3はダイオード１６−１を流れ、
Ｅ点の電圧をクランプする。ＶEがハイレベルになる
と、この信号をロジックインバータ１４−２を介した出
力でもあるＶFは、ローレベルとなり、その電圧は約０
Ｖに等しくなる。
【００４４】ロジックインバータ１５−２の出力電圧Ｖ
HはＶEがハイレベルになると、その時間変化にわずかに
遅れてローレベルとなる。この遅延時間をｔ５で表す
が、ｔ５はインバータ１５−２に入力信号が印加されて
から出力電圧が状態確定するまでの動作遅延時間であ
り、約数十ｎＳと短い。同様に、ロジックインバータ５
−１の出力電圧ＶGは入力信号ＶFがローレベルとなった
後、ｔ５の遅延時間を経てハイレベルの状態に確定する
ものとする。
【００４５】Ｍ６のゲート電圧であるＶHEとは上記の変
化に伴い、約＋Ｖ1の順バイアス電圧から−Ｖ1の逆バイ
アス電圧に変化し、Ｍ６はターンオフする。これとは逆
に、Ｍ８のゲート電圧の時間変化であるＶGFは約−Ｖ1
の逆バイアス電圧から＋Ｖ1の順バイアス電圧に変化
し、Ｍ８はターンオンする。この結果、Ｍ５とＭ６を流
れていた電流Ｉ3は遮断される。また、Ｍ８はオンする
がこれと直列に接続されたＭ７はオフであるので、Ｍ７
とＭ８には電流は流れない。ここで、状態検出信号がロ
ーレベルになった時間以降、電流Ｉ3が遮断されるまで
の時間をｔ４で表すが、ｔ４はＭ５、Ｍ６の動作遅延時
間に上記ｔ５を加えた値に等しく、約０．１μＳ程度と
短い期間である。電流Ｉ3が遮断された後も、インバー
タ１４−１と１４−２のフリップフロップとしての機能
からＥ〜Ｈ点までの電圧は維持され、この結果Ｍ６とＭ
８のオフ、及びオンの状態は変化しない。
【００４６】次に、状態検出信号がローレベルからハイ
レベルに変化すると、Ｍ５はオフし、Ｍ７はオンする。
この時、Ｍ６は上述のようにオフ状態、Ｍ８はオン状態
にある。この結果、直列に接続されたＭ５とＭ６はいず
れもオフ状態であるため、両素子には電流は流れない。
一方、直列に接続されたＭ７とＭ８はいずれもオン状態
であるため、電流Ｉ4が流れる。電流Ｉ4は、上述のＩ3
と同様に、ＶOに下アーム側の制御電源電圧Ｖ1を加えた
電圧値を上記Ｍ７とＭ８で短絡した際に流れる短絡電流
であり、その値はＭ７とＭ８の飽和電流のうち小さい方
の値で制限される。また、Ｉ4の値はＩ3と同様、ＶOに
依存する。
【００４７】電流Ｉ4はロジックインバータ１４−１の
出力端子からＧＮＤ線に流れ込み、その電圧降下によっ
てＦ点を基準電位に対してプラス側に引っ張り上げ、Ｖ
Fはハイレベルとなる。ＶFがＶ1の値を越えて増加する
とダイオード１６−３が導通し、以後Ｉ4はダイオード
１６−３を流れ、Ｆ点の電圧をＶ1＋０．７Ｖの値にク
ランプする。ＶFがハイレベルになると、この信号をロ
ジックインバータ１４−１を介した出力でもあるＶE
は、ローレベルとなり、その電圧は約０Ｖに等しくな
る。 ロジックインバータ１５−２の出力電圧ＶHはＶE
がローレベルになると、遅延時間５の後、ハイレベルと
なる。同様に、ロジックインバータ１５−１の出力電圧
ＶGはＶFがハイレベルとなった後、ｔ５の遅延時間を経
てローレベルになる。
【００４８】Ｍ６のゲート電圧ＶHEは上記の変化に伴
い、約−Ｖ1の逆バイアス電圧から＋Ｖ1の順バイアス電
圧に変化し、Ｍ６はターンオンする。逆に、Ｍ８のゲー
ト電圧ＶGFは約＋Ｖ1の順バイアス電圧から−Ｖ1の逆バ
イアス電圧に変化し、Ｍ８はターンオフする。この結
果、Ｍ７とＭ８を流れていた電流Ｉ4は遮断される。電
流Ｉ4が遮断された後も、インバータ１４−１と１４−
２のフリップフロップとしての機能からＥ〜Ｈ点までの
電圧は維持され、この結果Ｍ６とＭ８のオン、及びオフ
の状態は変化しない。
【００４９】本発明による降圧用レベルシフト回路２０
によれば、昇圧用レベルシフト回路１と同様に、高圧側
から低圧側に流れる電流Ｉ3とＩ4は一回の状態検出信号
の伝達において、それぞれ約０．１μＳ程度の期間ｔ４
であり、低消費電流化が可能となる。また、セット及び
リセット用のトリガ電流はそれぞれ（ＶO＋Ｖ1）の電圧
をＭ５とＭ６、或いはＭ７とＭ８で短絡した際の短絡電
流であることからその値は１４−２或いは１４−１のロ
ジックインバータを高速に状態変化させることができ、
信号伝達の高応答化に効果がある。更に、ここでは説明
を省略するが、本発明による降圧用レベルシフト回路２
０は、昇圧用レベルシフト回路１と同様に、ノイズ誤動
作で第２フリップフロップ手段の出力論理が反転した場
合に、これを正常な論理に復帰させる再トリガ電流を流
すことができ、インバータ装置の高信頼度化に効果があ
る。
【００５０】以上に述べた本発明による昇圧用レベルシ
フト回路１と降圧用レベルシフト回路２０は、いずれも
低消費電流であり、かつ、信号伝達時には大きな電流を
流して信号伝達の高応答化を図ることが可能なほか、ノ
イズ誤動作を防止する特徴を持つ。それぞれのレベルシ
フトにはインバータの出力電圧Ｖｏを越える電圧が印加
されるが、消費電流を低減したことにより、損失は非常
に小さい。この低損失の特徴を活かすと、それぞれのレ
ベルシフト回路を集積回路化（ＩＣ化）することができ
る。ＩＣ化を行なえば、部品点数を大幅に少なくするこ
とが可能になり、レベルシフト回路をインバータの出力
段素子、或いは、駆動回路と共に１つのパッケージ内に
収納することができる。
【００５１】図７に示すインバータのパワーモジュール
２２は、図５に示した昇圧用レベルシフト回路１と降圧
用レベルシフト回路２０を、出力段素子Ｑ１〜Ｑ４、駆
動回路２、９、及び制御回路１７ととともに、１つのパ
ッケージ内に実装したものである。図７において、Ｑ１
〜Ｑ４は図１に示した出力段素子と同じであり、駆動回
路２ＵはＵ相のＱ１に対するＰチャンネルＭＯＳＦＥＴ
２−１、ＮチャンネルＭＯＳＦＥＴ２−２をまとめて表
したものである。同様に、駆動回路９ＵはＵ相のＱ２に
対するＰチャンネルＭＯＳＦＥＴ９−１、Ｎチャンネル
ＭＯＳＦＥＴ９−２をまとめたものであり、駆動回路２
Ｖ、及び９Ｖは上記２Ｕ、９Ｕと同じ構成を持つＶ相の
駆動回路である。また、制御回路１７は図５に図示した
ものと同じである。２点鎖線で囲んだ領域２１内には、
１Ｕ、２０Ｕの記号で表したＵ相の昇圧用レベルシフト
回路１、降圧用レベルシフト回路２０をそれぞれ含み、
これらと一緒に、上記１Ｕ、２０Ｕとそれぞれ同じ構成
を持つＶ相向け昇圧用レベルシフト１Ｖ、降圧用レベル
シフト２０Ｖを含んでいる。ここで、２１はそれぞれの
レベルシフトが低損失であることを利用して１Ｕ、２０
Ｕ、１Ｖ、２０Ｖを１つのＩＣチップ内に集積化したも
のであり、以後、レベルシフトＩＣと呼ぶことにする。
【００５２】レベルシフトＩＣ２１は、パワーモジュー
ル２２内の基板に実装する。また、レベルシフトＩＣ２
１は昇圧用レベルシフト１Ｕ、２０Ｕの各入出力端子、
即ち、図５に示した電源Ｖ１、Ｖ２と接続する端子、信
号ＳTの入力端子、Ｄ点に相当する駆動信号の出力端
子、インバータ１３の入力端子に相当する状態検出信号
の入力端子、及び信号ＦAULTの出力端子を備えると共
に、１Ｖ、２０Ｖに対するこれらの端子を備え、上記パ
ワーモジュール内の基板に実装する駆動回路２Ｕ、２
Ｖ、或いは制御回路１７に対してこれらの端子を配線で
接続する。
【００５３】インバータ装置を１つのパワーモジュール
内に集積化すると、モジュール外部で発生するノイズの
影響を受けにくくなる。一方、モジュール内部で発生す
るノイズに対しては各回路が近接するため、従来影響を
受けやすかった。これに対して、本発明によるレベルシ
フトＩＣ２１を実装すれば、前述のようにノイズに対し
て影響を受けにくい昇圧用、及び降圧用レベルシフト
１、２０の効果によって、パワーモジュール内で発生す
るノイズの影響を軽減することができ、インバータ装置
を高信頼度化することができる。
【００５４】インバータ装置は用途に応じて主電源の電
圧が異なるが、こうした場合には耐電圧の異なる出力段
素子とレベルシフトＩＣ２２を各種揃え、主電源に応じ
て適切な出力段素子とレベルシフトＩＣ２２を選んで実
装する。この結果、モジュールの他の搭載部品である、
駆動回路、及び制御回路は主電源に関係なく、共通化す
ることが可能となり、インバータ装置の多用途対応が容
易になる。
【００５５】レベルシフトＩＣ２１はＭ１〜Ｍ８の素子
の耐電圧特性に応じて使用できる電圧に限界があるが、
複数のレベルシフトＩＣを直列接続することによって、
上記耐電圧を増加させることができる。図８は２つのレ
ベルシフトＩＣ２１−１と２１−２を用い、これらのＩ
Ｃに含まれる昇圧用レベルシフト１−１と１−２、ま
た、降圧用レベルシフト２０−１と２０−２をそれぞれ
直列に接続した実施例である。本実施例で、出力段素子
Ｑ１、Ｑ２、還流ダイオードＤ１、Ｄ２、駆動回路２と
９、ＮＡＮＤ回路３と１０、状態検出回路４と１１はそ
れぞれ図１に示したものと同様である。また、Ｖ１はレ
ベルシフトＩＣ２１−１の下アーム側制御電源、Ｖ２は
レベルシフトＩＣ２１−２の上アーム側制御電源であ
り、Ｖ３はレベルシフトＩＣ２１−１の上アーム側とレ
ベルシフトＩＣ２１−２の下アーム側に共通な制御電源
である。
【００５６】レベルシフトＩＣ２１−１と２１−２の直
列接続は次のようにして行なう。即ち、２１−１内の昇
圧用レベルシフトの出力端子（図１のＤ点に相当）を２
１−２内の昇圧用レベルシフトの入力端子（図１のＳT
に相当）に接続し、２１−２内の降圧レベルシフトの出
力端子（図１のＦAULTに相当）を２１−１内の降圧用レ
ベルシフトの状態検出信号の入力端子（図１でインバー
タ１３の入力端子に相当）に接続する。 昇圧用、及び
降圧用レベルシフトの各トリガ発生手段に含まれる２つ
の高耐圧素子（例としてＭ１とＭ２）は前述のようにオ
ンとオフの状態が相補であることから、ＩＣ２１−１と
２１−２を直列接続した場合には、２１−１のＭ１がオ
フ、Ｍ２がオン、２１−２のＭ１がオフ、Ｍ２がオフの
状態になり、印加電圧をいずれもオフ状態にある２１−
１のＭ１と２１−２のＭ２で分担するため、１つのレベ
ルシフトＩＣに印加される電圧を軽減することができ
る。
【００５７】この様に本発明によるレベルシフトＩＣを
複数個、直列に接続することによって、耐電圧の異なる
インバータ装置に対しても上記レベルシフトＩＣを適用
することができ、使用部品を共通化による低コスト化が
実現できる。以上、本発明の実施例を詳述したが、本発
明は、前記実施例に限定されるものではなく、特許請求
の範囲に記載された本発明を逸脱することなく種々の設
計変更を行うことが可能である。
【００５８】たとえば、図７の図示例におけるレベルシ
フトＩＣ２１はＵ相とＶ相の昇圧用及び降圧用のレベル
シフトを集積化したものであるが、これらに加えてＷ相
用の昇圧用及び降圧用のレベルシフトを同一のＩＣチッ
プ内に集積化しても良い。また、図８の図示例では、Ｉ
Ｃ２１−１と２１−２内にはそれぞれ昇圧用レベルシフ
トと降圧用レベルシフトを１相分ずつ備えているが、こ
れらは複数あっても良い。さらに、前述した構成で下ア
ーム側と上アーム側を反対にした回路構成をとれば、信
号を上アーム側から下アーム側に伝達する降圧レベルシ
フト回路を作ることができ、保護動作に必要な状態検出
信号を制御回路に高速に伝達することで、インバータ装
置の保護を可能にする効果がある。
【００５９】
【発明の効果】以上の説明から理解されるように、本発
明によれば、高耐圧特性、並びに優れた信号応答特性が
得られるとともに、消費電力（或いは消費電流）を少な
くすることができ、しかも、電力用スイッチング素子の
過渡時のｄＶ／ｄｔ或いは他の要因によるノイズ誤動作
を防止することができる。
【図面の簡単な説明】
【図１】 本発明に係る昇圧用レベルシフト回路を用い
たインバータ装置の一実施例を示す構成図である。
【図２】 図１の昇圧用レベルシフト回路の動作を説明
するためのタイムチャートである。
【図３】 図１の昇圧用レベルシフト回路に対するｄＶ
／ｄｔの影響とその対策を説明するためのタイムチャー
トである。
【図４】 図１の昇圧用レベルシフト回路の再トリガ機
能を説明するためのタイムチャートである。
【図５】 本発明に係る降圧用レベルシフト回路を用い
たインバータ装置の他の実施例を示す構成図である。
【図６】 図５の降圧用レベルシフト回路の動作を説明
するためのタイムチャートである。
【図７】 本発明に係る昇圧用及び降圧用レベルシフト
回路を備えたインバータモジュールの構成図である。
【図８】 本発明に係る昇圧用及び降圧用レベルシフト
回路の直列接続による高電圧対応化を示す構成図であ
る。
【図９】 従来のレベルシフト回路を備えたインバータ
装置の構成図である。
【符号の説明】
１…昇圧用レベルシフト回路 （Ｑ１、Ｑ３、Ｑ５）…インバータの第１電力用スイッ
チング素子 （Ｑ２、Ｑ４、Ｑ６）…インバータの第２電力用スイッ
チング素子 （Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６）…還流用ダイ
オード ２−１、２−２…Ｑ１駆動用のＰチャンネル、及びＮチ
ャンネルＭＯＳＦＥＴ ９−１、９−２…Ｑ２駆動用のＰチャンネル、及びＮチ
ャンネルＭＯＳＦＥＴ ３，１０…ＮＡＮＤ回路 ４、１１…状態検出回路 ５−１、５−２…第２スイッチ手段の役目を持つロジッ
クインバータ ６−１、６−２…フリップフロップ構成に接続されたロ
ジックインバータ ７−１、７−２、７−３、７−４…電圧クランプ用ダイ
オード ８…第１スイッチ手段の役目を持つロジックインバータ （Ｍ１，Ｍ３）…セット及びリセット信号発生手段の第
１スイッチング素子 （Ｍ２，Ｍ４）…セット及びリセット信号発生手段の第
２スイッチング素子 （Ｃ１，Ｃ２，Ｃ３，Ｃ４）…寄生容量 Ｖ１，Ｖ２…下アーム用及び上アーム用の制御電源 ＶＥ…主電源 １２…負荷 １３…第３スイッチ手段の役目を持つロジックインバー
タ １４−１、１４−２…フリップフロップ構成に接続され
たロジックインバータ １５−１、１５−２…第４スイッチ手段の役目を持つロ
ジックインバータ １６−１、１６−２、１６−３、１６−４…電圧クラン
プ用ダイオード （Ｍ５，Ｍ７）…セット及びリセット信号発生手段の第
３スイッチング素子 （Ｍ６，Ｍ８）…セット及びリセット信号発生手段の第
４スイッチング素子 １７…制御回路 １８…コンデンサ手段 １９…ダイオード ２０…降圧用レベルシフト回路 ２１…レベルシフトＩＣ ２２…インバータのパワーモジュール Ｖ３…電源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高倉 雄八 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (72)発明者 須田 晃一 茨城県日立市幸町三丁目１番１号 株式 会社 日立製作所 日立工場内 (58)調査した分野(Int.Cl.6，ＤＢ名) H02M 7/42 - 7/98 H03K 5/02 H03K 17/56 - 17/735

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１制御電源手段と、該第１制御電源手
    段の一方の端子を基準電位とする入力信号を供与する入
    力端子と、前記基準電位とは電位差を有する箇所に接続
    された第２制御電源手段と、前記入力信号に応じて該第
    ２制御電源手段の一方の端子を電位の基準とする信号を
    出力する出力端子を備えたレベルシフト回路であって、 前記第２制御電源に接続したフリップフロップ手段と、
    前記第１制御電源と前記第２制御電源の間に接続され前
    記入力信号に応じて前記フリップフロップ手段にセット
    或いはリセット信号を供与する第１及び第２トリガ信号
    発生手段と、前記入力信号に応じて前記第１或いは第２
    トリガ信号発生手段の一方の第２スイッチング素子をオ
    ン、他方の第２スイッチング素子をオフ状態に切り替え
    る第１スイッチ手段とを備えるとともに、 前記第１及び第２トリガ信号発生手段は各々、電圧クラ
    ンプ手段と第１及び第２スイッチング素子を含む直列回
    路を備えたレベルシフト回路において、 前記フリップフロップ手段の出力信号に時間遅延を付加
    し、該遅延を付加した前記出力信号を用いて、前記第１
    及び第２トリガ信号発生手段の前記第１スイッチング素
    子を各々が直列に接続された第２スイッチング素子に対
    してオン、オフ状態を相補的に切り替えさせる第２スイ
    ッチ手段を備えたことを特徴とするレベルシフト回路。
  2. 【請求項２】 主電源端子間に直列接続された第１及び
    第２電力用スイッチング素子からなるアームと、各別に
    設けた第１及び第２制御電源の出力を選択的に前記第１
    及び第２電力用スイッチング素子の制御電極に供給する
    第１及び第２駆動手段と、前記第１制御電源の一方の電
    極を基準電位とする入力信号を前記第２制御電源の一方
    の電極を基準電位とする信号に変換して前記駆動手段に
    伝達する昇圧レベルシフト手段からなり、 前記昇圧レベルシフト手段は、前記第２制御電源に接続
    したフリップフロップ手段と、前記第１制御電源と前記
    第２制御電源の間に接続され前記入力信号に応じて前記
    フリップフロップ手段にセット或いはリセット信号を供
    与する第１及び第２トリガ信号発生手段を備え、 前記第１及び第２トリガ信号発生手段は各々、電圧クラ
    ンプ手段と第１及び第２スイッチング素子を含む直列回
    路を備えるとともに、 前記入力信号に応じて前記第１或いは第２トリガ信号発
    生手段の一方の第２スイッチング素子をオン状態にする
    第１スイッチ手段と、 前記フリップフロップ手段の出力信号に時間遅延を付加
    し、該遅延を付加した前記出力信号を用いて、前記第１
    及び第２トリガ信号発生手段の前記第１スイッチング素
    子を各々が直列に接続された第２スイッチング素子に対
    してオン、オフ状態を相補的に切り替えさせる第２スイ
    ッチ手段を備えることを特徴とするインバータ装置。
  3. 【請求項３】 前記第２スイッチ手段は前記遅延を付加
    した前記フリップフロップ手段の出力信号を用いて、前
    記２つの第１スイッチング素子の内、一方の素子のソー
    スとゲート電極間に逆バイアス電圧を印加し、他方の素
    子のソースとゲート電極間に順バイアス電圧を印加する
    ことを特徴とする請求項２記載のインバータ装置。
  4. 【請求項４】 前記フリップフロップ手段は前記セット
    のトリガ信号を入力端子に供給される第１のロジックイ
    ンバータと、前記リセットのトリガ信号を入力端子に供
    給される第２のロジックインバータを有し、前記第１の
    ロジックインバータの出力端子を前記第２のロジックイ
    ンバータの入力端子に接続し、前記第２のロジックイン
    バータの出力端子を前記第１のロジックインバータの入
    力端子に接続した構成であるとともに、前記セット及び
    リセットのトリガ信号発生手段に含まれる２つの第１ス
    イッチング素子は各々、前記第１及び第２ロジックイン
    バータの入力端子にソース電極が接続されたＰチャンネ
    ルＭＯＳトランジスタであるとともに、前記第２スイッ
    チ手段として第３及び第４ロジックインバータを用い、
    前記第３ロジックインバータは入力及び出力端子を各々
    前記第２ロジックインバータの出力端子及び前記セット
    のトリガ信号発生手段に含まれる前記ＰチャンネルＭＯ
    Ｓトランジスタのゲート電極と接続するとともに、前記
    第４ロジックインバータは入力及び出力端子を各々前記
    第１ロジックインバータの出力端子及び前記リセットの
    トリガ信号発生手段に含まれる前記ＭＯＳトランジスタ
    のゲート電極と接続することを特徴とする請求項２記載
    のインバータ装置。
  5. 【請求項５】 前記セットのトリガ信号発生手段を構成
    する第１、及び第２スイッチング素子を流れる電流が、
    同じ印加電圧の条件では前記リセットのトリガ信号発生
    手段を構成する第１、及び第２スイッチング素子を流れ
    る電流に比べて大きくなるようにするとともに、前記第
    １駆動手段は、前記第１ロジックインバータの入力端子
    電圧がローレベルの場合に前記第１電力用スイッチング
    素子をターンオンさせ、前記第１ロジックインバータの
    入力端子電圧がハイレベルの場合に前記第１電力用スイ
    ッチング素子をターンオフさせる手段であることを特徴
    とする請求項４記載のインバータ装置。
  6. 【請求項６】 主電源端子間に直列接続された第１及び
    第２電力用スイッチング素子からなるアームと、各別に
    設けた第１及び第２制御電源の出力を選択的に前記第１
    及び第２電力用スイッチング素子の制御電極に供給する
    第１及び第２駆動手段と、前記第１制御電源の負極を基
    準電位とする入力信号を前記第２制御電源の一方の電極
    を基準電位とする信号に変換して前記駆動手段に伝達す
    る昇圧レベルシフト手段と、前記第２制御電源から電力
    を受給され前記第２電力用スイッチング素子の動作状態
    を検出する状態検出手段と、前記状態検出手段が出力す
    る信号を前記第１制御電源の一方の電極を基準電位とす
    る信号に変換する降圧レベルシフト手段からなり、 前記降圧レベルシフト手段は、前記第１制御電源に接続
    した第２フリップフロップ手段と、前記第２制御電源と
    前記第１制御電源の間に接続され前記状態検出手段が出
    力する信号に応じて前記第２フリップフロップ手段にセ
    ット或いはリセット信号を供与する第３及び第４トリガ
    信号発生手段を備え、 前記第３及び第４トリガ信号発生手段は各々、第２電圧
    クランプ手段と第３及び第４スイッチング素子を含む直
    列回路を備えるとともに、 前記状態検出手段が出力する信号に応じて前記第３或い
    は第４トリガ信号発生手段の一方の第４スイッチング素
    子をオン状態にする第３スイッチ手段と、 前記第２フリップフロップ手段の出力信号に時間遅延を
    付加し、該遅延を付加した前記出力信号を用いて、前記
    第３及び第４トリガ信号発生手段の前記第３スイッチン
    グ素子を各々が直列に接続された第４スイッチング素子
    に対してオン、オフ状態を相補的に切り替えさせる第４
    スイッチ手段を備えることを特徴とするインバータ装
    置。
  7. 【請求項７】 前記昇圧レベルシフト手段を少なくとも
    ２つ直列に接続し、低電圧側に設けた前記昇圧レベルシ
    フト手段に含まれる前記フリップフロップ手段の出力
    を、高電圧側に設けた前記昇圧レベルシフト手段の前記
    入力端子に接続するとともに、 前記低電圧側に設けた前記昇圧レベルシフト手段の前記
    第２制御電源を、前記高電圧側に設けた前記昇圧レベル
    シフト手段の前記第１制御電源として用いることを特徴
    とする請求項２記載のインバータ装置。
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