JPH08298452A - ノイズ耐性低電圧バッファ - Google Patents
ノイズ耐性低電圧バッファInfo
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- JPH08298452A JPH08298452A JP8065573A JP6557396A JPH08298452A JP H08298452 A JPH08298452 A JP H08298452A JP 8065573 A JP8065573 A JP 8065573A JP 6557396 A JP6557396 A JP 6557396A JP H08298452 A JPH08298452 A JP H08298452A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Abstract
(57)【要約】 （修正有）
【課題】 電源電圧の降下に伴い、バッファの出力電圧
が変動するという問題が生じていた。 【解決手段】 負荷３１２をドライブするための、ｐ−
チャネル型プルアップトランジスタ３０７、ｎ−チャネ
ル型プルダウントランジスタ３０６から構成される第一
のインバータを含む。このバッファはさらに負荷をドラ
イブするためのｎ−チャネル型プルアップトランジスタ
３０５とｐ−チャネル型のプルダウントランジスタから
構成される第二のインバータを含む。これら第一と第二
のインバータは、実質的に位相がずれる信号を提供する
ドライブ回路３０２、３０４によってドライブされる。
これら第一と第二のインバータへの電源電圧は、ドライ
ブ回路３２３、３２４に電源電圧を供給するのとは別個
のボンドパッド３２１、３２２を通じて供給され、これ
によって、ドライブ回路に比較的低ノイズの電力が提供
される。
が変動するという問題が生じていた。 【解決手段】 負荷３１２をドライブするための、ｐ−
チャネル型プルアップトランジスタ３０７、ｎ−チャネ
ル型プルダウントランジスタ３０６から構成される第一
のインバータを含む。このバッファはさらに負荷をドラ
イブするためのｎ−チャネル型プルアップトランジスタ
３０５とｐ−チャネル型のプルダウントランジスタから
構成される第二のインバータを含む。これら第一と第二
のインバータは、実質的に位相がずれる信号を提供する
ドライブ回路３０２、３０４によってドライブされる。
これら第一と第二のインバータへの電源電圧は、ドライ
ブ回路３２３、３２４に電源電圧を供給するのとは別個
のボンドパッド３２１、３２２を通じて供給され、これ
によって、ドライブ回路に比較的低ノイズの電力が提供
される。
Description
【０００１】
【産業上の利用分野】本発明は集積回路バッファに関す
る。
る。
【０００２】
【従来の技術】集積回路（ＩＣ）は、印刷回路基板、マ
ルチチップモジュール（ＭＣＭ）パッケージ、および様
々な他のタイプのＩＣチップ搭載基板上の外部信号線を
ドライブするために出力バッファを使用する。外部信号
線は、典型的には、大きな容量性負荷であり、出力バッ
ファのドライブ能力は、通常、想定される負荷を適当な
高速度にてドライブできるように設計される。一方、バ
ッファの高スイッチング速度は、しばしば、電源に大き
なノイズを与える原因となり、このノイズは、しばし
ば、“グラウンドバウンス（ground bounce）と称され
る。
ルチチップモジュール（ＭＣＭ）パッケージ、および様
々な他のタイプのＩＣチップ搭載基板上の外部信号線を
ドライブするために出力バッファを使用する。外部信号
線は、典型的には、大きな容量性負荷であり、出力バッ
ファのドライブ能力は、通常、想定される負荷を適当な
高速度にてドライブできるように設計される。一方、バ
ッファの高スイッチング速度は、しばしば、電源に大き
なノイズを与える原因となり、このノイズは、しばし
ば、“グラウンドバウンス（ground bounce）と称され
る。
【０００３】図１には、ＣＭＯＳ技術にて実現された典
型的な出力バッファ１００が示される。この集積回路チ
ップ上のボンドパッド１１５は、端子１１４を介して正
の電源電圧（ＶDD）への接続を提供し、一方、ボンドパ
ッド１１６は、端子１１７を介して負の電源電圧
（ＶSS）への接続を提供する。各電源リード内には、図
示されるように、インダクタンス１０９と１１０が示さ
れる。これは、チップがパッケージ内に搭載される場合
は、ワイヤ導線の固有のインダクタンスを表す。マルチ
チップモジュールの場合は、インダクタンスの大部分
は、典型的には、ＭＣＭ基板上の導線に起因する。各電
源に対して一つのボンドパッドのみが示されるが、しば
しば、電源からバッファおよび集積回路の様々な他の部
分への抵抗およびインダクタンスを低減する目的で、複
数のボンドパッドが使用される。高容量性負荷１１３お
よび与えられたインダクタンスを持つことを前提とし
て、可能なかぎり最も高いスイッチング速度を達成する
ために、出力トランジスタ１０２と１０３のサイズの最
適化が行なわれる。ただし、最適な値を越えてトランジ
スタ１０２と１０３のサイズを増加させても、それに比
例するスイッチング速度の増加は得られない。これは、
インダクタンス１０９と１１０が、トランジスタ１０２
と１０３がスイッチするとのき高電流に起因して、瞬間
的な電圧降下を発生させるためである。この高電流は、
一部は、コンデンサ１１３の充電あるいは放電に起因
し、一部は、プルアップトランジスタ１０２とプルダウ
ントランジスタ１０３の両方が、瞬間的に、同時に導電
する時の重複電流に起因する。
型的な出力バッファ１００が示される。この集積回路チ
ップ上のボンドパッド１１５は、端子１１４を介して正
の電源電圧（ＶDD）への接続を提供し、一方、ボンドパ
ッド１１６は、端子１１７を介して負の電源電圧
（ＶSS）への接続を提供する。各電源リード内には、図
示されるように、インダクタンス１０９と１１０が示さ
れる。これは、チップがパッケージ内に搭載される場合
は、ワイヤ導線の固有のインダクタンスを表す。マルチ
チップモジュールの場合は、インダクタンスの大部分
は、典型的には、ＭＣＭ基板上の導線に起因する。各電
源に対して一つのボンドパッドのみが示されるが、しば
しば、電源からバッファおよび集積回路の様々な他の部
分への抵抗およびインダクタンスを低減する目的で、複
数のボンドパッドが使用される。高容量性負荷１１３お
よび与えられたインダクタンスを持つことを前提とし
て、可能なかぎり最も高いスイッチング速度を達成する
ために、出力トランジスタ１０２と１０３のサイズの最
適化が行なわれる。ただし、最適な値を越えてトランジ
スタ１０２と１０３のサイズを増加させても、それに比
例するスイッチング速度の増加は得られない。これは、
インダクタンス１０９と１１０が、トランジスタ１０２
と１０３がスイッチするとのき高電流に起因して、瞬間
的な電圧降下を発生させるためである。この高電流は、
一部は、コンデンサ１１３の充電あるいは放電に起因
し、一部は、プルアップトランジスタ１０２とプルダウ
ントランジスタ１０３の両方が、瞬間的に、同時に導電
する時の重複電流に起因する。
【０００４】
【発明が解決しようとする課題】図２には、インダクタ
ンスを通じての電流に起因する瞬間的な電圧降下につい
て示される。正の電源ボンドパッド１１５の所の電圧は
線２１によって示され、一方、負の電源ボンドパッド１
１６の所の電圧は線２２によって示される。これら電圧
の規模は、異なることも考えられるが、ただし、図に
は、同一の電源ボンドパッドに接続された第一のグルー
プの出力バッファが、これらボンドパッドに接続された
第二のグループの出力バッファが低値にスイッチするの
と同一時間に高値にスイッチする場合のように、同一で
あるものとして示される。電圧ΔＶは、これらバッファ
が時間ｔ1 においてスイッチするときのこれら電源ボン
ドパッド間の電圧の差を表す。この瞬間的な電圧降下
は、電源電圧が電圧降下の規模に対して相対的に低い場
合、大きな問題となる。例えば、３ボルトの電源（ＶDD
＝３ボルト）の場合、インダクタンス１０９間の１．５
ボルトの電圧降下は、出力ノード１０６上の低値から高
値への遷移の際に、ノード１０７に３−１．５＝１．５
ボルトの電圧降下を与えることとなる。
ンスを通じての電流に起因する瞬間的な電圧降下につい
て示される。正の電源ボンドパッド１１５の所の電圧は
線２１によって示され、一方、負の電源ボンドパッド１
１６の所の電圧は線２２によって示される。これら電圧
の規模は、異なることも考えられるが、ただし、図に
は、同一の電源ボンドパッドに接続された第一のグルー
プの出力バッファが、これらボンドパッドに接続された
第二のグループの出力バッファが低値にスイッチするの
と同一時間に高値にスイッチする場合のように、同一で
あるものとして示される。電圧ΔＶは、これらバッファ
が時間ｔ1 においてスイッチするときのこれら電源ボン
ドパッド間の電圧の差を表す。この瞬間的な電圧降下
は、電源電圧が電圧降下の規模に対して相対的に低い場
合、大きな問題となる。例えば、３ボルトの電源（ＶDD
＝３ボルト）の場合、インダクタンス１０９間の１．５
ボルトの電圧降下は、出力ノード１０６上の低値から高
値への遷移の際に、ノード１０７に３−１．５＝１．５
ボルトの電圧降下を与えることとなる。
【０００５】従って、ノード１０５が低値（０ボルト）
のとき、トランジスタ１０２の間にたった１．５ボルト
のゲートソース電圧（Ｖgs）が存在することとなる。こ
のＶgsの値は、典型的なトランジスタの閾値である約１
ボルトをわずかに上回るのみである。従って、このバッ
ファの出力ドライブ能力は大きく制約されることとな
る。さらに、多くのバッファが同時に反対方向にスイッ
チする場合、トランジスタ１０２と１０３との間の電圧
（ΔＶ）が瞬間的に０に低下し、バッファの負荷をドラ
イブする能力が完全に排除される場合もある。
のとき、トランジスタ１０２の間にたった１．５ボルト
のゲートソース電圧（Ｖgs）が存在することとなる。こ
のＶgsの値は、典型的なトランジスタの閾値である約１
ボルトをわずかに上回るのみである。従って、このバッ
ファの出力ドライブ能力は大きく制約されることとな
る。さらに、多くのバッファが同時に反対方向にスイッ
チする場合、トランジスタ１０２と１０３との間の電圧
（ΔＶ）が瞬間的に０に低下し、バッファの負荷をドラ
イブする能力が完全に排除される場合もある。
【０００６】
【課題を解決するための手段】本発明による集積回路バ
ッファは、バッファ出力ノードをドライブするための第
一の導電タイプのプルアップトランジスタと第二の導電
タイプのプルダウントランジスタから構成される第一の
出力インバータを含む。このバッファは、さらに、これ
もまたバッファ出力ノードをドライブするための第二の
導電タイプのプルアップトランジスタと第一の導電タイ
プのプルダウントランジスタから構成される第二の出力
インバータを含む。これら第一と第二の出力インバータ
は、実質的に位相のずれた信号を提供するドライブ回路
によってドライブされる。従って、動作において、これ
らプルアップトランジスタは第一の時間期間においてア
クティブとなり、これらプルダウントランジスタは、第
二の時間期間において、アクティブとなる。一つの好ま
しい実施例においては、これら第一と第二の出力インバ
ータへの電源電圧は、ドライブ回路に電源電圧を提供す
るそれとは別個のボンドパッドを通じて供給される。
ッファは、バッファ出力ノードをドライブするための第
一の導電タイプのプルアップトランジスタと第二の導電
タイプのプルダウントランジスタから構成される第一の
出力インバータを含む。このバッファは、さらに、これ
もまたバッファ出力ノードをドライブするための第二の
導電タイプのプルアップトランジスタと第一の導電タイ
プのプルダウントランジスタから構成される第二の出力
インバータを含む。これら第一と第二の出力インバータ
は、実質的に位相のずれた信号を提供するドライブ回路
によってドライブされる。従って、動作において、これ
らプルアップトランジスタは第一の時間期間においてア
クティブとなり、これらプルダウントランジスタは、第
二の時間期間において、アクティブとなる。一つの好ま
しい実施例においては、これら第一と第二の出力インバ
ータへの電源電圧は、ドライブ回路に電源電圧を提供す
るそれとは別個のボンドパッドを通じて供給される。
【０００７】
【実施例】以下の詳細な説明は集積回路バッファ（inte
grated circuit buffer ）に関する。本発明のバッファ
は、これがその上に形成される集積回路に対して外部の
負荷をドライブするために使用することができるが、こ
の場合は、これは、出力バッファと称される。別のアプ
リケーションとして、本発明のバッファは、例えば、ク
ロックドライバの場合のように、これがその上に形成さ
れるのと同一の集積回路上の負荷をドライブするために
使用することもできる。図３には、ＣＭＯＳ技術にて実
現される本発明のバッファの実施例が示される。バッフ
ァ入力信号がノード３０１の所に、第一のドライバイン
バータ３０２に加えられるように供給される。インバー
タ３０２の出力はノード３０３に供給される。ノード３
０３は、また、ｐ−チャネルプルアップトランジスタ３
０７とｎ−チャネルプルダウントランジスタ３０６のゲ
ートにも接続される。これらトランジスタ３０７と３０
６は、この実施例においてはボンドパッドとされるバッ
ファ出力ノード３１０をドライブする第一の出力インバ
ータを形成する。ボンドパッド３１０上の信号は固有の
自己インダクタンス３１７を持つ導線を通じてパッケー
ジ端子３１１に結合され、コンデンサ３１２によって表
される出力負荷がこれによってドライブされる。この第
一の出力インバータは、図１に示される出力インバータ
と類似に動作するものと見ることができる。
grated circuit buffer ）に関する。本発明のバッファ
は、これがその上に形成される集積回路に対して外部の
負荷をドライブするために使用することができるが、こ
の場合は、これは、出力バッファと称される。別のアプ
リケーションとして、本発明のバッファは、例えば、ク
ロックドライバの場合のように、これがその上に形成さ
れるのと同一の集積回路上の負荷をドライブするために
使用することもできる。図３には、ＣＭＯＳ技術にて実
現される本発明のバッファの実施例が示される。バッフ
ァ入力信号がノード３０１の所に、第一のドライバイン
バータ３０２に加えられるように供給される。インバー
タ３０２の出力はノード３０３に供給される。ノード３
０３は、また、ｐ−チャネルプルアップトランジスタ３
０７とｎ−チャネルプルダウントランジスタ３０６のゲ
ートにも接続される。これらトランジスタ３０７と３０
６は、この実施例においてはボンドパッドとされるバッ
ファ出力ノード３１０をドライブする第一の出力インバ
ータを形成する。ボンドパッド３１０上の信号は固有の
自己インダクタンス３１７を持つ導線を通じてパッケー
ジ端子３１１に結合され、コンデンサ３１２によって表
される出力負荷がこれによってドライブされる。この第
一の出力インバータは、図１に示される出力インバータ
と類似に動作するものと見ることができる。
【０００８】第二のドライブインバータ３０４の入力
は、インバータ３０２の出力に接続される。従って、イ
ンバータ３０２の出力の所（例えば、ノード３０９の
所）のドライブ信号は、インバータ３０２の出力の所
（例えば、ノード３０３の所）のドライブ信号と位相が
ずれる。ノード３０９は、ｎ−チャネルプルアップトラ
ンジスタ３０５とｐ−チャネルプルダウントランジスタ
３０８のゲートに接続される。トランジスタ３０５と３
０８は、これもバッファ出力ノード３１０をドライブす
る第二の出力インバータを形成する。これら第一と第二
の出力インバータへのドライブ信号は、位相がずれるた
めに、両方のプルアップトランジスタ（３０５、３０
７）は、ノード３０１上のバッファ入力信号が高値であ
るとき、同時に導通する。これは、このときノード３０
３が低値であり、結果としてトランジスタ３０７を導通
させ、一方、ノード３０９は高値であり、結果としてト
ランジスタ３０５を導通させるためである。同様に、両
方のプルダウントランジスタ（３０６、３０８）は、ノ
ード３０１上のバッファ入力信号が低値のときに、ノー
ド３０３が高値であり、一方、ノード３０９が低値であ
るために、同時に導通する。
は、インバータ３０２の出力に接続される。従って、イ
ンバータ３０２の出力の所（例えば、ノード３０９の
所）のドライブ信号は、インバータ３０２の出力の所
（例えば、ノード３０３の所）のドライブ信号と位相が
ずれる。ノード３０９は、ｎ−チャネルプルアップトラ
ンジスタ３０５とｐ−チャネルプルダウントランジスタ
３０８のゲートに接続される。トランジスタ３０５と３
０８は、これもバッファ出力ノード３１０をドライブす
る第二の出力インバータを形成する。これら第一と第二
の出力インバータへのドライブ信号は、位相がずれるた
めに、両方のプルアップトランジスタ（３０５、３０
７）は、ノード３０１上のバッファ入力信号が高値であ
るとき、同時に導通する。これは、このときノード３０
３が低値であり、結果としてトランジスタ３０７を導通
させ、一方、ノード３０９は高値であり、結果としてト
ランジスタ３０５を導通させるためである。同様に、両
方のプルダウントランジスタ（３０６、３０８）は、ノ
ード３０１上のバッファ入力信号が低値のときに、ノー
ド３０３が高値であり、一方、ノード３０９が低値であ
るために、同時に導通する。
【０００９】動作において、インダクタンス３１５間の
電圧降下によって電源ボンドパッド３２１の電圧が、ド
ライバノード３０３が低値になるのと同一時間に低下す
ると、ｐ−チャネルプルアップトランジスタ３０７間の
ゲートソース電圧が低下される。従って、従来の技術に
よる出力バッファの場合と同様に、トランジスタ３０７
のプルアップドライブ能力が低減される。ただし、同時
に、ドライバノード３０９上の高値の電圧のために、n-
チャネルプルアップトランジスタ３０５がアクティブと
なる。トランジスタ３０５に対するゲートソース電圧
（Ｖgs）は、ノード３０９の所の電圧から出力ノード３
１０の所の電圧を引いたものである。このケースにおい
ては、出力ノード３１０上の電圧は、最初、低値である
ために、このＶgsの値は、典型的には、トランジスタ３
０５を完全にオンにするのに十分な大きさを持ち、この
ために、これは、出力ノード３１０をプルアップし、こ
れによって負荷をドライブすることを助ける。こうし
て、この追加のプルアップトランジスタ３０５は、イン
ダクタンス３１５間の電圧降下の影響を克服するのを助
ける。
電圧降下によって電源ボンドパッド３２１の電圧が、ド
ライバノード３０３が低値になるのと同一時間に低下す
ると、ｐ−チャネルプルアップトランジスタ３０７間の
ゲートソース電圧が低下される。従って、従来の技術に
よる出力バッファの場合と同様に、トランジスタ３０７
のプルアップドライブ能力が低減される。ただし、同時
に、ドライバノード３０９上の高値の電圧のために、n-
チャネルプルアップトランジスタ３０５がアクティブと
なる。トランジスタ３０５に対するゲートソース電圧
（Ｖgs）は、ノード３０９の所の電圧から出力ノード３
１０の所の電圧を引いたものである。このケースにおい
ては、出力ノード３１０上の電圧は、最初、低値である
ために、このＶgsの値は、典型的には、トランジスタ３
０５を完全にオンにするのに十分な大きさを持ち、この
ために、これは、出力ノード３１０をプルアップし、こ
れによって負荷をドライブすることを助ける。こうし
て、この追加のプルアップトランジスタ３０５は、イン
ダクタンス３１５間の電圧降下の影響を克服するのを助
ける。
【００１０】同様にして、インダクタンス３１６間の電
圧降下によって、電源ボンドパッド３２２の所の電圧
が、ドライブノード３０３が高値となるのと同一時間に
増加すると、ｎ−チャネルプルダウントランジスタ３０
６間のゲートソース電圧が低下される。こうして、従来
の技術による出力バッファと同様に、トランジスタ３０
６のプルダウンドライブ能力が低下される。ただし、同
時に、ドライバノード３０９上の低値の電圧のために、
ｐ−チャネルプルダウントランジスタ３０８がアクティ
ブとなる。トランジスタ３０８に対するゲースソース電
圧は、ノード３０９の所の電圧から出力ノード３１０の
所の電圧を引いたものである。このケースにおいては、
出力ノード３１０上の電圧は、最初、高値であるため
に、このＶgsの値（負の値）は、典型的には、トランジ
スタ３０８を完全にオンにするのに十分な規模であり、
従ってこれは、出力ノード３１０をプルダウンし、負荷
をドライブするのを助ける。従って、この追加のプルダ
ウントランジスタ３０８は、インダクタンス３１６間の
電圧降下の影響を克服することを助ける。
圧降下によって、電源ボンドパッド３２２の所の電圧
が、ドライブノード３０３が高値となるのと同一時間に
増加すると、ｎ−チャネルプルダウントランジスタ３０
６間のゲートソース電圧が低下される。こうして、従来
の技術による出力バッファと同様に、トランジスタ３０
６のプルダウンドライブ能力が低下される。ただし、同
時に、ドライバノード３０９上の低値の電圧のために、
ｐ−チャネルプルダウントランジスタ３０８がアクティ
ブとなる。トランジスタ３０８に対するゲースソース電
圧は、ノード３０９の所の電圧から出力ノード３１０の
所の電圧を引いたものである。このケースにおいては、
出力ノード３１０上の電圧は、最初、高値であるため
に、このＶgsの値（負の値）は、典型的には、トランジ
スタ３０８を完全にオンにするのに十分な規模であり、
従ってこれは、出力ノード３１０をプルダウンし、負荷
をドライブするのを助ける。従って、この追加のプルダ
ウントランジスタ３０８は、インダクタンス３１６間の
電圧降下の影響を克服することを助ける。
【００１１】図３に示される好ましい実施例において
は、さらに、出力インバータへの電源がドライバインバ
ータ３０２と３０４に供給するボンドパッド（３２３、
３２４）とは別個のボンドパッド（３２１、３２２）を
通じて供給されることに注意する。これは、インダクタ
ンス３１３、３１４を通じて流れる電流（および、従っ
て、この間の電圧降下）が、インダクタンス３１５、３
１６を通じて流れる電流よりも小さいために、ドライバ
インバータを電源上のノイズから隔離することを助け
る。さらに、第一と第二の出力インバータに、別個のボ
ンドパッド（図示なし）を通じて電源を供給することも
可能である。本発明の目的以外で、集積回路の異なる部
分に対して別個の電源バスおよび別個のボンドパッドを
使用することは当分野において周知である。ただし、こ
れは、本発明のドライブ回路に対しては、これが、両方
のセットの出力インバータへの完全なドライブ能力を保
護することを助けるために、特に有効である。ただし、
この電源分離は、本発明に関するかぎりは、オプション
である。
は、さらに、出力インバータへの電源がドライバインバ
ータ３０２と３０４に供給するボンドパッド（３２３、
３２４）とは別個のボンドパッド（３２１、３２２）を
通じて供給されることに注意する。これは、インダクタ
ンス３１３、３１４を通じて流れる電流（および、従っ
て、この間の電圧降下）が、インダクタンス３１５、３
１６を通じて流れる電流よりも小さいために、ドライバ
インバータを電源上のノイズから隔離することを助け
る。さらに、第一と第二の出力インバータに、別個のボ
ンドパッド（図示なし）を通じて電源を供給することも
可能である。本発明の目的以外で、集積回路の異なる部
分に対して別個の電源バスおよび別個のボンドパッドを
使用することは当分野において周知である。ただし、こ
れは、本発明のドライブ回路に対しては、これが、両方
のセットの出力インバータへの完全なドライブ能力を保
護することを助けるために、特に有効である。ただし、
この電源分離は、本発明に関するかぎりは、オプション
である。
【００１２】ノード３０３と３０９上のドライブ信号
は、典型的には、位相が、約１８０度ずれるが、他の位
相ずれ値も可能である。例えば、幾つかの状況において
は、例えば、グラウンドバウンスノイズを低減するため
の波形整形の場合のように、出力インバータの一つを他
のインバータの前にオンすることが要求される場合があ
る。この場合は、このインバータへのドライブ信号は、
他のインバータへのドライブ信号よりある与えられた度
数だけ先行される。従って、これらドライブ信号は、重
複する同相部分を持ち、一方で、これらドライブ信号の
位相ずれ部分では、かなりの程度の重複が保持されるよ
うに設計される。典型的なケースにおいては、これらド
ライブ信号が１５０度から２１０度の範囲の位相ずれを
もつことが推奨されるが、ただし、これよりも広い範囲
であっても構わない。上に説明のドライバ段は、二つの
インバータ（３０２、３０４）から構成され、各インバ
ータは、対応する出力インバータ内のプルアップおよび
プルイントランジスタの両方をドライブする。ただし、
他のドライバ構成も可能である。例えば、あるドライバ
段が、３状態バッファを実現する場合のように、ある与
えられた出力インバータ内のプルアップおよびプルダウ
ントランジスタへのドライブ信号を別個に提供するため
のＮＡＮＤあるいはＮＯＲゲートを含むことも考えられ
るが、この構成は当分野において周知である。
は、典型的には、位相が、約１８０度ずれるが、他の位
相ずれ値も可能である。例えば、幾つかの状況において
は、例えば、グラウンドバウンスノイズを低減するため
の波形整形の場合のように、出力インバータの一つを他
のインバータの前にオンすることが要求される場合があ
る。この場合は、このインバータへのドライブ信号は、
他のインバータへのドライブ信号よりある与えられた度
数だけ先行される。従って、これらドライブ信号は、重
複する同相部分を持ち、一方で、これらドライブ信号の
位相ずれ部分では、かなりの程度の重複が保持されるよ
うに設計される。典型的なケースにおいては、これらド
ライブ信号が１５０度から２１０度の範囲の位相ずれを
もつことが推奨されるが、ただし、これよりも広い範囲
であっても構わない。上に説明のドライバ段は、二つの
インバータ（３０２、３０４）から構成され、各インバ
ータは、対応する出力インバータ内のプルアップおよび
プルイントランジスタの両方をドライブする。ただし、
他のドライバ構成も可能である。例えば、あるドライバ
段が、３状態バッファを実現する場合のように、ある与
えられた出力インバータ内のプルアップおよびプルダウ
ントランジスタへのドライブ信号を別個に提供するため
のＮＡＮＤあるいはＮＯＲゲートを含むことも考えられ
るが、この構成は当分野において周知である。
【００１３】上の好ましい実施例は、ＣＭＯＳ技術に対
して説明されたが、ただし、本発明の技法はバイポーラ
技術に対しても同様に使用できるものである。この場合
は、当分野において周知のように、ｐ−チャネルＭＯＳ
トランジスタの代わりにｐｎｐバイポーラトランジスタ
が使用され、一方、ｎ−チャネルＭＯＳトランジスタの
代わりにｎｐｎバイポーラトランジスタが使用される。
実際、一つの出力インバータがバイポーラタイプであ
り、他方の出力インバータがＭＯＳタイプである混合タ
イプの設計も可能である。本発明のバッファを持つ集積
回路は、好ましい実施例との関連で上に説明されたよう
なボンドパッドにワイア接合された端子を持つパッケー
ジの代わりに、マルチチップモジュールあるいは他のタ
イプの相互接続構成内に配置することも可能である。
して説明されたが、ただし、本発明の技法はバイポーラ
技術に対しても同様に使用できるものである。この場合
は、当分野において周知のように、ｐ−チャネルＭＯＳ
トランジスタの代わりにｐｎｐバイポーラトランジスタ
が使用され、一方、ｎ−チャネルＭＯＳトランジスタの
代わりにｎｐｎバイポーラトランジスタが使用される。
実際、一つの出力インバータがバイポーラタイプであ
り、他方の出力インバータがＭＯＳタイプである混合タ
イプの設計も可能である。本発明のバッファを持つ集積
回路は、好ましい実施例との関連で上に説明されたよう
なボンドパッドにワイア接合された端子を持つパッケー
ジの代わりに、マルチチップモジュールあるいは他のタ
イプの相互接続構成内に配置することも可能である。
【図１】典型的な従来の技術による出力バッファを示す
図である。
図である。
【図２】図１の出力バッファの動作と関連する瞬間的な
電圧降下を示す図である。
電圧降下を示す図である。
【図３】本発明のバッファの一つの実施例を示す図であ
る。
る。
Claims (6)
- 【請求項１】 バッファ（図３）を含む集積回路であっ
て、このバッファが第一の出力インバータを含み、この
第一の出力インバータが、それぞれバッファ出力ノード
（３１０）を交互に第一と第二の電源電圧（ＶDD、
ＶSS）に向けて引っ張る第一の導電タイプのプルアップ
トランジスタ（３０７）と第二の導電タイプのプルダウ
ントランジスタ（３０６）を含み、 前記のバッファがさらに第二の出力インバータを含み、
この第二の出力インバータが前記のバッファ出力ノード
を交互にそれぞれ前記の第一と第二の電源電圧に引っ張
るための前記の第二の導電タイプのプルアップトランジ
スタ（３０５）と前記の第一のタイプのプルダウントラ
ンジスタ（３０８）を含むことを特徴とし；前記のバッ
ファがさらに、それぞれ第一のドライブ信号を前記の第
一の出力インバータに供給し、第二のドライブ信号を前
記の第二の出力インバータに供給するためのドライバ回
路（３０２、３０４）を含み、ここで、これら第一と第
二のドライバ信号が実質的な位相のずれを有し、 前記の第一と第二の出力インバータがドライバ回路に電
源電圧を供給するボンドパッド（３２３、３２４）とは
別個の前記の集積回路上のボンドパッド（３２１、３２
２）からの電源電圧の供給を受けることをさらに特徴と
する集積回路。 - 【請求項２】 前記の第一の出力インバータ内のプルア
ップトランジスタがｐ−チャネル電解効果形トランジス
タであり、前記の第一の出力インバータ内のプルダウン
トランジスタがｎ−チャネル電解効果形トランジスタで
あることを特徴とする請求項１の集積回路。 - 【請求項３】 前記の第二の出力インバータ内のプルア
ップトランジスタがｎ−チャネル電解効果形トランジス
タであり、前記の第二の出力インバータ内のプルダウン
トランジスタがｐ−チャネル電解効果形トランジスタで
あることを特徴とする請求項２の集積回路。 - 【請求項４】 前記の集積回路が端子を持つパッケージ
内に配置され、前記のバッファ出力ノードがパッケージ
ノードに接続されることを特徴とする請求項１の集積回
路。 - 【請求項５】 前記のバッファ出力ノードが前記の出力
回路上に配置された負荷に接続されることを特徴とする
請求項１の集積回路。 - 【請求項６】 前記の第一と第二の電源電圧が前記のバ
ッファに約３ボルトの動作電圧を供給することを特徴と
する請求項１の集積回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US41042695A | 1995-03-23 | 1995-03-23 | |
| US08/410426 | 1995-03-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08298452A true JPH08298452A (ja) | 1996-11-12 |
| JP3436632B2 JP3436632B2 (ja) | 2003-08-11 |
Family
ID=23624676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06557396A Expired - Fee Related JP3436632B2 (ja) | 1995-03-23 | 1996-03-22 | ノイズ耐性低電圧バッファ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5818262A (ja) |
| JP (1) | JP3436632B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100673118B1 (ko) * | 2000-06-30 | 2007-01-22 | 주식회사 하이닉스반도체 | 데이터 출력 버퍼회로 |
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|---|---|---|---|---|
| US6195190B1 (en) | 1998-05-20 | 2001-02-27 | Minolta Co., Ltd. | Optical beam scanning device |
| KR101211683B1 (ko) * | 2008-12-31 | 2012-12-12 | 에스케이하이닉스 주식회사 | 반도체 집적회로 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH04192716A (ja) * | 1990-11-26 | 1992-07-10 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ出力回路 |
| US5206544A (en) * | 1991-04-08 | 1993-04-27 | International Business Machines Corporation | CMOS off-chip driver with reduced signal swing and reduced power supply disturbance |
| US5319260A (en) * | 1991-07-23 | 1994-06-07 | Standard Microsystems Corporation | Apparatus and method to prevent the disturbance of a quiescent output buffer caused by ground bounce or by power bounce induced by neighboring active output buffers |
| US5332932A (en) * | 1991-09-16 | 1994-07-26 | Advanced Micro Devices, Inc. | Output driver circuit having reduced VSS/VDD voltage fluctuations |
| US5204554A (en) * | 1991-12-06 | 1993-04-20 | National Semiconductor Corporation | Partial isolation of power rails for output buffer circuits |
| US5256916A (en) * | 1992-02-18 | 1993-10-26 | National Semiconductor Corporation | TTL to CMOS translating input buffer circuit with dual thresholds for high dynamic current and low static current |
| US5604453A (en) * | 1993-04-23 | 1997-02-18 | Altera Corporation | Circuit for reducing ground bounce |
-
1996
- 1996-03-22 JP JP06557396A patent/JP3436632B2/ja not_active Expired - Fee Related
- 1996-12-03 US US08/758,312 patent/US5818262A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100673118B1 (ko) * | 2000-06-30 | 2007-01-22 | 주식회사 하이닉스반도체 | 데이터 출력 버퍼회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3436632B2 (ja) | 2003-08-11 |
| US5818262A (en) | 1998-10-06 |
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