JPH0964720A - オフ‐チップ・ドライバ回路 - Google Patents
オフ‐チップ・ドライバ回路Info
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- JPH0964720A JPH0964720A JP8197245A JP19724596A JPH0964720A JP H0964720 A JPH0964720 A JP H0964720A JP 8197245 A JP8197245 A JP 8197245A JP 19724596 A JP19724596 A JP 19724596A JP H0964720 A JPH0964720 A JP H0964720A
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Abstract
(57)【要約】
【課題】Ｐ‐チャンネル・プル‐アップＦＥＴとＮ‐チ
ャンネル・プル‐ダウンＦＥＴを有するプッシュ‐プル
出力ドライバ回路を提供すること。 【解決手段】プレドライバ１６、１７は、出力ドライバ
１１、１２のゲートを駆動するプッシュ‐プル出力を発
生する。Ｎ‐チャンネル・プル‐ダウンに１個、Ｐ‐チ
ャンネル・プル‐アップに１個設けた補償回路３１、３
６を使用して、ハイからローまたはローからハイへの遷
移が過度に急速に行われるのを防止し、リード線のイン
ダクタンスに起因するノイズの発生を防止する。短い間
隔の後、フィードバック回路４０は補償回路の動作を停
止する。ドライバ回路を保持する半導体チップのウェル
内に形成された過電圧回路３０は、出力ノード１３の過
電圧に起因する出力ドライバ回路に対する損傷を防止す
る機能を果たす。
ャンネル・プル‐ダウンＦＥＴを有するプッシュ‐プル
出力ドライバ回路を提供すること。 【解決手段】プレドライバ１６、１７は、出力ドライバ
１１、１２のゲートを駆動するプッシュ‐プル出力を発
生する。Ｎ‐チャンネル・プル‐ダウンに１個、Ｐ‐チ
ャンネル・プル‐アップに１個設けた補償回路３１、３
６を使用して、ハイからローまたはローからハイへの遷
移が過度に急速に行われるのを防止し、リード線のイン
ダクタンスに起因するノイズの発生を防止する。短い間
隔の後、フィードバック回路４０は補償回路の動作を停
止する。ドライバ回路を保持する半導体チップのウェル
内に形成された過電圧回路３０は、出力ノード１３の過
電圧に起因する出力ドライバ回路に対する損傷を防止す
る機能を果たす。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路チップ用
のドライバ回路に関し、更に詳しくは、過電圧が発生す
る可能性があり、また同時切り換えノイズが問題になる
オフ‐チップ環境に対して集積回路素子から出力を発生
するＣＭＯＳドライバ回路に関する。
のドライバ回路に関し、更に詳しくは、過電圧が発生す
る可能性があり、また同時切り換えノイズが問題になる
オフ‐チップ環境に対して集積回路素子から出力を発生
するＣＭＯＳドライバ回路に関する。
【０００２】
【従来の技術】コンピュータ・システムは、高性能のバ
ス・アーキテクチャに接続すべきマイクロプロセッサま
たはメモリ・チップのような多数の集積回路素子を必要
とし、これらの多くは多重電圧環境を含んでいる。これ
らの環境では、バスの過電圧が導入される可能性があ
り、これらの過電圧はマイクロプロセッサまたはメモリ
Ｉ／Ｃの出力パッドで使用するドライバ回路の仕様上の
信頼性の限度を超えるものであり、特に、ＩＣが低電圧
技術、例えば、３ボルト電源で動作する素子として設計
されている場合には、この問題が発生する。
ス・アーキテクチャに接続すべきマイクロプロセッサま
たはメモリ・チップのような多数の集積回路素子を必要
とし、これらの多くは多重電圧環境を含んでいる。これ
らの環境では、バスの過電圧が導入される可能性があ
り、これらの過電圧はマイクロプロセッサまたはメモリ
Ｉ／Ｃの出力パッドで使用するドライバ回路の仕様上の
信頼性の限度を超えるものであり、特に、ＩＣが低電圧
技術、例えば、３ボルト電源で動作する素子として設計
されている場合には、この問題が発生する。
【０００３】ＣＭＯＳ出力ドライバに対する過電圧によ
る損傷を防止するために最も広く使用されている技術の
１つは、米国特許第５，１５１，６１９号に教示され、
ここではＰ‐チャンネル・プル‐アップ・トランジスタ
のゲートとドレインを分路するトランジスタを含むＮ‐
ウェルを使用する回路が示され、その結果、このゲート
は、もしゲート電圧が電源電圧を超えれば、この出力ノ
ードに従うものである。Ｎ‐ウェルは電源から直接電力
を供給されるのではなく、トランジスタを介してこれを
供給される。
る損傷を防止するために最も広く使用されている技術の
１つは、米国特許第５，１５１，６１９号に教示され、
ここではＰ‐チャンネル・プル‐アップ・トランジスタ
のゲートとドレインを分路するトランジスタを含むＮ‐
ウェルを使用する回路が示され、その結果、このゲート
は、もしゲート電圧が電源電圧を超えれば、この出力ノ
ードに従うものである。Ｎ‐ウェルは電源から直接電力
を供給されるのではなく、トランジスタを介してこれを
供給される。
【０００４】電源電圧が混合した値を取る集積回路チッ
プ技術の他の例は、Ｍ．ウエダ他によって「シャット・
ダウン・モードを有する混合電圧の用途に使用するため
の３．３ボルトのＡＳＩＣ」("A ASIC for Mixed Volta
ge A;\pplications With Shut Down Mode")、カスタム
集積回路会議(Custom Integrated Circuits Conferenc
e)、１９９３年５月、２５．５．１‐２５．５．４頁に
開示されている。
プ技術の他の例は、Ｍ．ウエダ他によって「シャット・
ダウン・モードを有する混合電圧の用途に使用するため
の３．３ボルトのＡＳＩＣ」("A ASIC for Mixed Volta
ge A;\pplications With Shut Down Mode")、カスタム
集積回路会議(Custom Integrated Circuits Conferenc
e)、１９９３年５月、２５．５．１‐２５．５．４頁に
開示されている。
【０００５】ＣＭＯＳ出力ドライバの設計の１つのファ
クターはパッケージにおけるリード線のインダクタンス
の影響である。集積回路チップの出力パッドからパッケ
ージ自身のリード線に至る接続は、誘導要素として作用
する傾向があり、１のレベルとゼロのレベルの間で急速
に遷移の行われる場合にはアース電圧と電源電圧が衝突
することによってノイズが発生する。このファクターを
処理するために以前に行われていた試みには補償回路が
含まれ、この補償回路は遷移が必要以上に速く行われる
のを防止するものであるが、回路の速度について不当に
妥協するものではない。しかし、この種の補償回路は、
出力ノードに過電圧が発生する可能性を甘受しなければ
ならない。
クターはパッケージにおけるリード線のインダクタンス
の影響である。集積回路チップの出力パッドからパッケ
ージ自身のリード線に至る接続は、誘導要素として作用
する傾向があり、１のレベルとゼロのレベルの間で急速
に遷移の行われる場合にはアース電圧と電源電圧が衝突
することによってノイズが発生する。このファクターを
処理するために以前に行われていた試みには補償回路が
含まれ、この補償回路は遷移が必要以上に速く行われる
のを防止するものであるが、回路の速度について不当に
妥協するものではない。しかし、この種の補償回路は、
出力ノードに過電圧が発生する可能性を甘受しなければ
ならない。
【０００６】
【発明が解決しようとする課題】従って、本発明の１つ
の目的は、ＣＭＯＳ技術用の改良したプッシュ・プル出
力ドライバを提供することである。
の目的は、ＣＭＯＳ技術用の改良したプッシュ・プル出
力ドライバを提供することである。
【０００７】本発明の他の目的は、半導体素子を外部バ
スに接続した場合に過電圧によって出力回路が損傷され
るのを防止する改良した方法を提供することである。
スに接続した場合に過電圧によって出力回路が損傷され
るのを防止する改良した方法を提供することである。
【０００８】本発明の更に他の目的は、出力の急速な遷
移が発生した場合にアース線と電源線に発生する誘導性
の同時切り換えノイズを最小にする改良された方法を提
供し、この方法を過電圧の保護に適用することである。
移が発生した場合にアース線と電源線に発生する誘導性
の同時切り換えノイズを最小にする改良された方法を提
供し、この方法を過電圧の保護に適用することである。
【０００９】
【課題を解決するための手段】本発明の１実施例によれ
ば、半導体チップの出力ドライバ回路は、Ｐ‐チャンネ
ル・プル‐アップＦＥＴとＮ‐チャンネル・プル‐ダウ
ンＦＥＴを有するプッシュ‐プル出力回路を有してい
る。プレドライバは、出力ドライバのゲートを駆動する
プッシュ‐プル出力を発生する。Ｎ‐チャンネル・プル
‐ダウンに１個、Ｐ‐チャンネル・プル‐アップに１個
設けた補償回路を使用して、ハイからローまたはローか
らハイへの遷移は過度に急速に行われるのを防止する
が、このような過度に急速な遷移が発生すれば、パッケ
ージのリード線のインダクタンスに起因するノイズが発
生する。このような遷移が発生すると、フィードバック
回路は補償回路の動作を停止する。ドライバ回路を保持
する半導体チップのウェル内に形成され、Ｐ‐チャンネ
ル・プル‐アップに到達するプレドライバ回路のデータ
出力を受け取るように結合された入力を有する過電圧回
路は、また出力ノードの過電圧に起因する出力ドライバ
回路に対する損傷を防止する機能を果たす。Ｐ‐チャン
ネル・プル‐アップ・トランジスタのＮウェルと電源電
圧の正の端子の間に順方向に接続されたダイオードのス
タックは、もし出力ノードの電圧が選択された過電圧の
レベルを超えるなら、出力ノードをクランプする作用を
行う。
ば、半導体チップの出力ドライバ回路は、Ｐ‐チャンネ
ル・プル‐アップＦＥＴとＮ‐チャンネル・プル‐ダウ
ンＦＥＴを有するプッシュ‐プル出力回路を有してい
る。プレドライバは、出力ドライバのゲートを駆動する
プッシュ‐プル出力を発生する。Ｎ‐チャンネル・プル
‐ダウンに１個、Ｐ‐チャンネル・プル‐アップに１個
設けた補償回路を使用して、ハイからローまたはローか
らハイへの遷移は過度に急速に行われるのを防止する
が、このような過度に急速な遷移が発生すれば、パッケ
ージのリード線のインダクタンスに起因するノイズが発
生する。このような遷移が発生すると、フィードバック
回路は補償回路の動作を停止する。ドライバ回路を保持
する半導体チップのウェル内に形成され、Ｐ‐チャンネ
ル・プル‐アップに到達するプレドライバ回路のデータ
出力を受け取るように結合された入力を有する過電圧回
路は、また出力ノードの過電圧に起因する出力ドライバ
回路に対する損傷を防止する機能を果たす。Ｐ‐チャン
ネル・プル‐アップ・トランジスタのＮウェルと電源電
圧の正の端子の間に順方向に接続されたダイオードのス
タックは、もし出力ノードの電圧が選択された過電圧の
レベルを超えるなら、出力ノードをクランプする作用を
行う。
【００１０】
【発明の実施の形態】本発明に特有と考えられる新規な
特徴は特許請求の範囲に記載されている。しかし、本発
明自体並びにこれを使用した場合の好適な様式及び更に
本発明の目的と効果は、添付図と組み合わせて以下の詳
細な説明を参照することによって、最もよく理解されよ
う。図１を参照して、これは本発明の１実施例によるＣ
ＭＯＳ出力ドライバ回路１０を示す。この回路１０は、
一般的にマイクロプロセッサ・チップ、メモリ・チップ
または特定目的の論理回路（ＡＳＩＣ即ち特定用途向け
集積回路と呼ぶ）の一部である。この回路はＰ‐チャン
ネル出力ドライバＦＥＴトランジスタ１１とＮ‐チャン
ネル出力ドライバＦＥＴトランジスタ１２を有する一対
のプッシュ‐プル出力トランジスタを使用し、これら２
つの間で出力ノード１３を駆動する。出力ノード１３
は、通常集積回路チップのパッドであり、このチップの
外部の高性能バスに接続されている。マイクロプロセッ
サまたはＡＳＩＣチップにはこれらの多数の出力１３が
存在し、例えば、３２ビットまたは６４ビットのデータ
・バスを含む幾つかのシステム・バス並びにアドレス・
バスを駆動している。混合電源環境では、これらのバス
にはチップ電源電圧または通常の論理レベルの電圧の２
倍または３倍もの過電圧が瞬間的にかかる可能性があ
る。一般的に、回路１０がその中に構成されているチッ
プは３Ｖの電源電圧を使用し、一方バスを駆動する他の
チップは５Ｖの電源を使用している場合がある。プッシ
ュ‐プル出力ドライバ・トランジスタ１１と１２は、Ｖ
dd線１４とＶss線１５の間に直列に接続され、ここでこ
れらの線１４と１５によって表わされる電源電圧は恐ら
く３Ｖである。このように電源電圧が低い場合には、出
力パッド１３に過電圧のかかる可能性は重大であり、こ
の過電圧によって出力バッファのトランジスタに対する
損傷が発生し、または大量の電流スパイクを電源に投入
することになる。
特徴は特許請求の範囲に記載されている。しかし、本発
明自体並びにこれを使用した場合の好適な様式及び更に
本発明の目的と効果は、添付図と組み合わせて以下の詳
細な説明を参照することによって、最もよく理解されよ
う。図１を参照して、これは本発明の１実施例によるＣ
ＭＯＳ出力ドライバ回路１０を示す。この回路１０は、
一般的にマイクロプロセッサ・チップ、メモリ・チップ
または特定目的の論理回路（ＡＳＩＣ即ち特定用途向け
集積回路と呼ぶ）の一部である。この回路はＰ‐チャン
ネル出力ドライバＦＥＴトランジスタ１１とＮ‐チャン
ネル出力ドライバＦＥＴトランジスタ１２を有する一対
のプッシュ‐プル出力トランジスタを使用し、これら２
つの間で出力ノード１３を駆動する。出力ノード１３
は、通常集積回路チップのパッドであり、このチップの
外部の高性能バスに接続されている。マイクロプロセッ
サまたはＡＳＩＣチップにはこれらの多数の出力１３が
存在し、例えば、３２ビットまたは６４ビットのデータ
・バスを含む幾つかのシステム・バス並びにアドレス・
バスを駆動している。混合電源環境では、これらのバス
にはチップ電源電圧または通常の論理レベルの電圧の２
倍または３倍もの過電圧が瞬間的にかかる可能性があ
る。一般的に、回路１０がその中に構成されているチッ
プは３Ｖの電源電圧を使用し、一方バスを駆動する他の
チップは５Ｖの電源を使用している場合がある。プッシ
ュ‐プル出力ドライバ・トランジスタ１１と１２は、Ｖ
dd線１４とＶss線１５の間に直列に接続され、ここでこ
れらの線１４と１５によって表わされる電源電圧は恐ら
く３Ｖである。このように電源電圧が低い場合には、出
力パッド１３に過電圧のかかる可能性は重大であり、こ
の過電圧によって出力バッファのトランジスタに対する
損傷が発生し、または大量の電流スパイクを電源に投入
することになる。
【００１１】出力トランジスタ１１と１２は、ＮＡＮＤ
ゲート１６とＮＯＲゲート１７を有するプレドライバ即
ち制御回路によって駆動される。これらのゲートはいず
れかの公知の適当なプレドライバ技術によって構成さ
れ、入力として１つのデータ・ピン２０と２つのイネー
ブル・ピン２１と２２を有している。イネーブル・ピン
はドライバの出力パッド１３に高インピーダンスの状態
を発生し、ノイズ補償回路内の全てのフロー‐スルー電
流経路を遮断するために使用する。この高インピーダン
スの状態では、両方のプッシュ‐プル出力トランジスタ
１１と１２がオフにされ、その結果、ノード１３は、非
常に高いインピーダンスを出力駆動回路に与える。イネ
ーブル・ピンには、ユーザ・イネーブル・ピン２１とテ
スト・イネーブル・ピン２２の２つのイネーブル・ピン
がある。ユーザ・イネーブル・ピン２１は通常の回路動
作中に使用し、一方テスト・イネーブル・ピン２２は素
子のテスト中にのみ使用し、以下の説明では、テスト・
イネーブル・ピンはハイの状態を保持するものと仮定す
る。
ゲート１６とＮＯＲゲート１７を有するプレドライバ即
ち制御回路によって駆動される。これらのゲートはいず
れかの公知の適当なプレドライバ技術によって構成さ
れ、入力として１つのデータ・ピン２０と２つのイネー
ブル・ピン２１と２２を有している。イネーブル・ピン
はドライバの出力パッド１３に高インピーダンスの状態
を発生し、ノイズ補償回路内の全てのフロー‐スルー電
流経路を遮断するために使用する。この高インピーダン
スの状態では、両方のプッシュ‐プル出力トランジスタ
１１と１２がオフにされ、その結果、ノード１３は、非
常に高いインピーダンスを出力駆動回路に与える。イネ
ーブル・ピンには、ユーザ・イネーブル・ピン２１とテ
スト・イネーブル・ピン２２の２つのイネーブル・ピン
がある。ユーザ・イネーブル・ピン２１は通常の回路動
作中に使用し、一方テスト・イネーブル・ピン２２は素
子のテスト中にのみ使用し、以下の説明では、テスト・
イネーブル・ピンはハイの状態を保持するものと仮定す
る。
【００１２】ＮＡＮＤゲート１６の機能は、データ入力
ピンがハイでノード１３に「１」レベルの出力を発生す
る場合、Ｐ‐チャンネル・プル・アップ・トランジスタ
１１のゲート・ノード２３がＶssに近いローである状態
を設定することである。従って、もし２つのイネーブル
・ピン２１と２２がハイであれば、ゲート１６の出力２
４はローであり、ゲート２３はローになるが、この理由
は、Ｐ‐とＮ‐チャンネル・トランジスタ２５と２６が
単にパス・ゲートとして機能するに過ぎないからであ
る。ゲートがＶddであるＰ‐チャンネル・トランジスタ
２７は、出力トランジスタ１１のゲート２３とドレイン
（出力ノード１３）を分路する。出力ノード１３はまた
Ｐ‐チャンネル・トランジスタ２８のゲートに接続さ
れ、このトランジスタ２８のドレインはこのトランジス
タがその中に形成されているＮ‐ウェルに接続され、そ
の結果、出力１３がローであると、Ｖdd電源はトランジ
スタ２８のソースからドレインに至る経路を介してこの
ウェルに接続される。全てのＰ‐チャンネル・トランジ
スタ１１、２５、２７と２８はＮ‐ウェル３０内に存在
し、このＮ‐ウェル３０はトランジスタ２８から電力を
供給され、以下で説明するように、出力ノード１３の過
電圧によってドライバ回路が損傷されるのを防止する機
能を果たす。プル‐アップトランジスタ１１のゲートを
駆動するノード２３と２４に適正な電圧のかかることを
保証するための他の特徴は、一定の条件でノード２４を
Ｖdd線１４に分路するトランジスタ３２を有する補償回
路３１である。この補償回路３１の機能は以下で説明す
る。
ピンがハイでノード１３に「１」レベルの出力を発生す
る場合、Ｐ‐チャンネル・プル・アップ・トランジスタ
１１のゲート・ノード２３がＶssに近いローである状態
を設定することである。従って、もし２つのイネーブル
・ピン２１と２２がハイであれば、ゲート１６の出力２
４はローであり、ゲート２３はローになるが、この理由
は、Ｐ‐とＮ‐チャンネル・トランジスタ２５と２６が
単にパス・ゲートとして機能するに過ぎないからであ
る。ゲートがＶddであるＰ‐チャンネル・トランジスタ
２７は、出力トランジスタ１１のゲート２３とドレイン
（出力ノード１３）を分路する。出力ノード１３はまた
Ｐ‐チャンネル・トランジスタ２８のゲートに接続さ
れ、このトランジスタ２８のドレインはこのトランジス
タがその中に形成されているＮ‐ウェルに接続され、そ
の結果、出力１３がローであると、Ｖdd電源はトランジ
スタ２８のソースからドレインに至る経路を介してこの
ウェルに接続される。全てのＰ‐チャンネル・トランジ
スタ１１、２５、２７と２８はＮ‐ウェル３０内に存在
し、このＮ‐ウェル３０はトランジスタ２８から電力を
供給され、以下で説明するように、出力ノード１３の過
電圧によってドライバ回路が損傷されるのを防止する機
能を果たす。プル‐アップトランジスタ１１のゲートを
駆動するノード２３と２４に適正な電圧のかかることを
保証するための他の特徴は、一定の条件でノード２４を
Ｖdd線１４に分路するトランジスタ３２を有する補償回
路３１である。この補償回路３１の機能は以下で説明す
る。
【００１３】ＮＯＲゲート１７の機能は、データ入力ピ
ン２０がローのときに、トランジスタ１２のゲート・ノ
ード３３をＶddに近いハイにする状態を設定し、そして
Ｎ‐チャンネル・プル−ダウン・トランジスタ１２をオ
ンにし、ノード１３に「０」レベルの出力を発生するこ
とである。従って、もし２つのイネーブル・ピン２１と
２２がハイであれば、インバータ３４と３５は「０」入
力をＮＯＲゲートに発生し、従って、データ入力２０は
線３３上の反転したＮＯＲ出力を制御する。データ入力
２０がハイであれば、ＮＯＲ出力はローであり、これが
逆になれば、逆の状態が発生する。上述したように、プ
ル‐ダウン・トランジスタ１２のゲートを駆動するノー
ド３３上に適正な電圧を保証するための重要な特徴は、
一定の条件でノード３３からの電流をＶss線１５に分路
するトランジスタ３７を有する補償回路３６である。
ン２０がローのときに、トランジスタ１２のゲート・ノ
ード３３をＶddに近いハイにする状態を設定し、そして
Ｎ‐チャンネル・プル−ダウン・トランジスタ１２をオ
ンにし、ノード１３に「０」レベルの出力を発生するこ
とである。従って、もし２つのイネーブル・ピン２１と
２２がハイであれば、インバータ３４と３５は「０」入
力をＮＯＲゲートに発生し、従って、データ入力２０は
線３３上の反転したＮＯＲ出力を制御する。データ入力
２０がハイであれば、ＮＯＲ出力はローであり、これが
逆になれば、逆の状態が発生する。上述したように、プ
ル‐ダウン・トランジスタ１２のゲートを駆動するノー
ド３３上に適正な電圧を保証するための重要な特徴は、
一定の条件でノード３３からの電流をＶss線１５に分路
するトランジスタ３７を有する補償回路３６である。
【００１４】フィードバック回路４０によって、プル‐
ダウン・トランジスタ１２のドレイン４１の入力を入力
４２を介して２つの補償回路３１と３６に接続する。こ
のフィードバック経路４０は遅延回路として機能する２
つのインバータ４３と４４、及び線４５を介する経路を
有し、Ｐ‐チャンネル・トランジスタ４６はラッチ機能
を発生する。ノード４１がハイになると、「１」の出力
を示し、線４５はローになり、Ｐ‐チャンネル・トラン
ジスタ４６をオンし、このトランジスタはインバータ４
４の入力に電圧Ｖddを印加して「１」の状態を保持す
る。この「１」の状態によって、補償回路の入力４２に
「１」が印加され、ノード４２において補償回路の影響
を停止する。
ダウン・トランジスタ１２のドレイン４１の入力を入力
４２を介して２つの補償回路３１と３６に接続する。こ
のフィードバック経路４０は遅延回路として機能する２
つのインバータ４３と４４、及び線４５を介する経路を
有し、Ｐ‐チャンネル・トランジスタ４６はラッチ機能
を発生する。ノード４１がハイになると、「１」の出力
を示し、線４５はローになり、Ｐ‐チャンネル・トラン
ジスタ４６をオンし、このトランジスタはインバータ４
４の入力に電圧Ｖddを印加して「１」の状態を保持す
る。この「１」の状態によって、補償回路の入力４２に
「１」が印加され、ノード４２において補償回路の影響
を停止する。
【００１５】図２から分かるように、ドライバ回路に関
する以下の説明では、データ・ピン２０の入力電圧Ｖin
のハイからローへの遷移の例を使用している。通常のチ
ップの動作中イネーブル・ピン２１と２２はいずれもハ
イの状態に保持され、これによってドライバ出力１３は
データ入力ピン２０と共にドグルする。即ち、データ入
力ピン２０のＶinがローになると出力パッド１３は図２
の線Ｖoutによって分かるようにローになり、データ入
力がハイになると、出力はハイになる。従って、データ
・ピン２０がハイからローにトグルすると、出力１３は
ローへの遷移を開始する時間を有する前に期間Ｔ1の間
瞬間的にハイになり、この状態で補償回路３６のＰ‐チ
ャンネル・トランジスタ４７とＮ‐チャンネル・トラン
ジスタ４８はいずれもオンの状態に保持される。Ｎ‐チ
ャンネル・トランジスタ４９はユーザ・イネーブル電圧
によってまたオンに保持され、Ｎ‐チャンネル・トラン
ジスタ５０はテスト・イネーブル電圧によってオンに保
持されるので補償回路３６において直列に接続した４つ
のトランジスタ４７〜５０の全てはオンになり、これに
よってトランジスタ３７のゲート５１にバイアス点を設
定する。このトランジスタ３７のゲート・バイアスによ
ってこの素子が部分的にオンし、その結果、ゲート１７
によってノード３３に供給されている電流と競合するた
め、ノード３３からの限定された量の電流を減少させ、
これによってこの点に高出力を発生する。この競合は、
ノード３３の急速な電圧の増加を遅らせる手段として作
用するが、もしこのような急速な電圧の増加があれば、
プル‐ダウン・トランジスタ１２が過度に速くオンして
大量のアース電流を生じることになる。パッケージ環境
とバス回路の誘導要素を介して過度のアース電流が流れ
ると、ノイズが発生する。ここで意味するところでは、
「急速」という用語は、パッケージ環境にこのノイズを
発生する図２の出力電圧Ｖoutのハイからローまたはロ
ーからハイへの遷移の勾配を意味し、一般的にこれは、
補償回路がこの勾配を入力電圧Ｖinの勾配未満に引き下
げることを意味する。実際の立下り時間と立上り時間の
値は、特定の回路設計とパッケージ技術によって決ま
る。
する以下の説明では、データ・ピン２０の入力電圧Ｖin
のハイからローへの遷移の例を使用している。通常のチ
ップの動作中イネーブル・ピン２１と２２はいずれもハ
イの状態に保持され、これによってドライバ出力１３は
データ入力ピン２０と共にドグルする。即ち、データ入
力ピン２０のＶinがローになると出力パッド１３は図２
の線Ｖoutによって分かるようにローになり、データ入
力がハイになると、出力はハイになる。従って、データ
・ピン２０がハイからローにトグルすると、出力１３は
ローへの遷移を開始する時間を有する前に期間Ｔ1の間
瞬間的にハイになり、この状態で補償回路３６のＰ‐チ
ャンネル・トランジスタ４７とＮ‐チャンネル・トラン
ジスタ４８はいずれもオンの状態に保持される。Ｎ‐チ
ャンネル・トランジスタ４９はユーザ・イネーブル電圧
によってまたオンに保持され、Ｎ‐チャンネル・トラン
ジスタ５０はテスト・イネーブル電圧によってオンに保
持されるので補償回路３６において直列に接続した４つ
のトランジスタ４７〜５０の全てはオンになり、これに
よってトランジスタ３７のゲート５１にバイアス点を設
定する。このトランジスタ３７のゲート・バイアスによ
ってこの素子が部分的にオンし、その結果、ゲート１７
によってノード３３に供給されている電流と競合するた
め、ノード３３からの限定された量の電流を減少させ、
これによってこの点に高出力を発生する。この競合は、
ノード３３の急速な電圧の増加を遅らせる手段として作
用するが、もしこのような急速な電圧の増加があれば、
プル‐ダウン・トランジスタ１２が過度に速くオンして
大量のアース電流を生じることになる。パッケージ環境
とバス回路の誘導要素を介して過度のアース電流が流れ
ると、ノイズが発生する。ここで意味するところでは、
「急速」という用語は、パッケージ環境にこのノイズを
発生する図２の出力電圧Ｖoutのハイからローまたはロ
ーからハイへの遷移の勾配を意味し、一般的にこれは、
補償回路がこの勾配を入力電圧Ｖinの勾配未満に引き下
げることを意味する。実際の立下り時間と立上り時間の
値は、特定の回路設計とパッケージ技術によって決ま
る。
【００１６】出力ノード１３が図２のＴ2の期間中にハ
イからローに低下するのに従って、インバータ４３と４
４は状態の変化を開始し、トランジスタ４８をオフの状
態にすることによって最終的に補償回路３６を停止する
機能を果たす。このトランジスタ４８は、データ・ピン
２０がローの状態にある間、補償回路を介するＤＣ電流
の流れをまた禁止する。インバータ４３と４４はまた必
要な遅延を生じさせて補償回路が効率的に動作するのを
可能にする、即ち、この補償回路はこの遅延によって遷
移の初期の部分の期間中にその機能を果たし、次に停止
してプレドライバの出力の制御を可能にする。トランジ
スタ４６はインバータ４４内のＰ‐チャンネル・プル‐
アップを完全に停止するハーフ・ラッチとして機能する
が、もしこの素子が無ければトランジスタ５２を横切る
しきい値の低下が存在し、従って、トランジスタ４６が
なければフル・レール電圧がインバータ４４の入力で達
成できないという事実のため、ＤＣ電流がインバータ４
４を介して流れる。トランジスタ５２は、ノード１３に
かかる過電圧によって引き起こされるいわゆる熱電子劣
化からプル‐ダウン・トランジスタ１２を保護するもの
であり、ノード１３の代わりにノード４１においてフィ
ードバックをとることによって、過電圧がトランジスタ
４６またはインバータ４４の入力素子に到達するのを防
止する。出力ノード１３がローの状態に到達すると、時
間Ｔ2の後、ドライバ回路１０は静止モードに入り、こ
のモードではＤＣ電力は消費されない。
イからローに低下するのに従って、インバータ４３と４
４は状態の変化を開始し、トランジスタ４８をオフの状
態にすることによって最終的に補償回路３６を停止する
機能を果たす。このトランジスタ４８は、データ・ピン
２０がローの状態にある間、補償回路を介するＤＣ電流
の流れをまた禁止する。インバータ４３と４４はまた必
要な遅延を生じさせて補償回路が効率的に動作するのを
可能にする、即ち、この補償回路はこの遅延によって遷
移の初期の部分の期間中にその機能を果たし、次に停止
してプレドライバの出力の制御を可能にする。トランジ
スタ４６はインバータ４４内のＰ‐チャンネル・プル‐
アップを完全に停止するハーフ・ラッチとして機能する
が、もしこの素子が無ければトランジスタ５２を横切る
しきい値の低下が存在し、従って、トランジスタ４６が
なければフル・レール電圧がインバータ４４の入力で達
成できないという事実のため、ＤＣ電流がインバータ４
４を介して流れる。トランジスタ５２は、ノード１３に
かかる過電圧によって引き起こされるいわゆる熱電子劣
化からプル‐ダウン・トランジスタ１２を保護するもの
であり、ノード１３の代わりにノード４１においてフィ
ードバックをとることによって、過電圧がトランジスタ
４６またはインバータ４４の入力素子に到達するのを防
止する。出力ノード１３がローの状態に到達すると、時
間Ｔ2の後、ドライバ回路１０は静止モードに入り、こ
のモードではＤＣ電力は消費されない。
【００１７】図２のＴ3とＴ4の期間中の図１のドライバ
回路のローからハイへの遷移する場合の動作は、素子の
種類を除いて今説明した例と類似している。即ち、プル
‐アップ・トランジスタ１１はＰ‐チャンネルであり、
複数のＰ‐チャンネル・トランジスタが補償回路３１で
使用されている。データ・ピン２０の電圧ＶinがＴ3の
期間中にローからハイにトグルされると、出力１３の電
圧Ｖoutは、これがハイに遷移し始める時間を有する前
に、瞬間的にローになり、この状態で補償回路３１のＮ
‐チャンネル・トランジスタ５３とＰ‐チャンネル・ト
ランジスタ５４はいずれもオンの状態に保持される。Ｎ
‐チャンネル・トランジスタ５５はユーザ・イネーブル
電圧によってまたオンに保持され、Ｐ‐チャンネル・ト
ランジスタ５６は反転テスト・イネーブル電圧によって
（線５７を介して）オンに保持され、従って、補償回路
３１内の直列に接続された４つのトランジスタ５３〜５
６の全てはオンになり、これによってトランジスタ３２
のゲート５８にバイアス点を設定する。このトランジス
タ３２のゲート・バイアスによってこの素子が部分的に
オンし、その結果、ゲート１６によってノード２４から
減少されている電流と競合するため、このトランジスタ
３２は限定された量の電流をノード２４に供給し、これ
によってこの点に低出力を発生する。再び、この競合
は、ノード２４の急速な電圧の減少を遅らせる手段とし
て作用するが、もしこのような急速な電圧の減少があれ
ば、プル‐アップ・トランジスタ１１が過度に速くオン
して大量の電源電流のスパイクを生じることになる。ア
ース電流が過剰である状況と同様に、パッケージ環境と
バス回路の誘導要素を介して流れるこの電源電流によっ
て、ノイズが発生するので、これは回避しなければなら
ない。
回路のローからハイへの遷移する場合の動作は、素子の
種類を除いて今説明した例と類似している。即ち、プル
‐アップ・トランジスタ１１はＰ‐チャンネルであり、
複数のＰ‐チャンネル・トランジスタが補償回路３１で
使用されている。データ・ピン２０の電圧ＶinがＴ3の
期間中にローからハイにトグルされると、出力１３の電
圧Ｖoutは、これがハイに遷移し始める時間を有する前
に、瞬間的にローになり、この状態で補償回路３１のＮ
‐チャンネル・トランジスタ５３とＰ‐チャンネル・ト
ランジスタ５４はいずれもオンの状態に保持される。Ｎ
‐チャンネル・トランジスタ５５はユーザ・イネーブル
電圧によってまたオンに保持され、Ｐ‐チャンネル・ト
ランジスタ５６は反転テスト・イネーブル電圧によって
（線５７を介して）オンに保持され、従って、補償回路
３１内の直列に接続された４つのトランジスタ５３〜５
６の全てはオンになり、これによってトランジスタ３２
のゲート５８にバイアス点を設定する。このトランジス
タ３２のゲート・バイアスによってこの素子が部分的に
オンし、その結果、ゲート１６によってノード２４から
減少されている電流と競合するため、このトランジスタ
３２は限定された量の電流をノード２４に供給し、これ
によってこの点に低出力を発生する。再び、この競合
は、ノード２４の急速な電圧の減少を遅らせる手段とし
て作用するが、もしこのような急速な電圧の減少があれ
ば、プル‐アップ・トランジスタ１１が過度に速くオン
して大量の電源電流のスパイクを生じることになる。ア
ース電流が過剰である状況と同様に、パッケージ環境と
バス回路の誘導要素を介して流れるこの電源電流によっ
て、ノイズが発生するので、これは回避しなければなら
ない。
【００１８】出力ノード１３がＴ4の期間中にローから
ハイに上昇するのに従って、インバータ４３と４４は再
び状態の変化を開始し、トランジスタ５４をオフの状態
にすることによって最終的に補償回路３１を停止する機
能を果たす。このトランジスタ５４はまた、データ・ピ
ン２０がハイの状態にある間、補償回路を介するＤＣ電
流の流れを禁止する。インバータ４３と４４は再び遅延
を生じさせて補償回路が効率的に動作するのを可能にす
る、即ち、この補償回路はこの遅延によって遷移の初期
の部分の期間中にその機能を果たし、次に停止してプレ
ドライバの出力の制御を可能にする。
ハイに上昇するのに従って、インバータ４３と４４は再
び状態の変化を開始し、トランジスタ５４をオフの状態
にすることによって最終的に補償回路３１を停止する機
能を果たす。このトランジスタ５４はまた、データ・ピ
ン２０がハイの状態にある間、補償回路を介するＤＣ電
流の流れを禁止する。インバータ４３と４４は再び遅延
を生じさせて補償回路が効率的に動作するのを可能にす
る、即ち、この補償回路はこの遅延によって遷移の初期
の部分の期間中にその機能を果たし、次に停止してプレ
ドライバの出力の制御を可能にする。
【００１９】ノード２３と２４に対する過電圧の保護
は、米国特許第５，１５１，６１９号に述べられている
のと同様の方法によりＮ‐ウェル素子によって行われ
る。図３から分かるように、４つのＰ‐チャンネル・ト
ランジスタ１１、２５、２７と２８は同一のＮ‐ウェル
３０内に位置するが、この図３は半導体チップ６０を模
式的に示すものである。Ｐ‐チャンネル・トランジスタ
のソースとドレインは、Ｎ‐ウェル３０内にＰを注入し
た領域であることが分かる。出力ノード１３をゲート・
ノード２３に分路するＰ‐チャンネル・トランジスタ２
７によって、ゲート電圧が電源電圧Ｖddを超えた場合、
このゲートはノード１３に従うことが可能になるが、そ
の理由は、トランジスタ２７のゲートはノード１３より
も低く、このトランジスタ２７がオンし、ノード１３が
ゲート・ノード２３より高い場合、このノード２３に電
荷を伝導させることが可能になるからである。しかし、
このノード２３の過剰な電荷はＰ‐チャンネル・トラン
ジスタ２５によってノード２４に戻ることを阻止され、
トランジスタ２５はこのときそのゲートにそのドレイン
（ノード２３）と同一の電圧を有し、これによってこの
トランジスタをオフの状態にする。しかし、ノード１３
が、例えば、ロー即ち「０」である場合、トランジスタ
２５と２６によって形成されたパス・ゲートは、フル‐
レール電圧をノード２４から２３に転送する。出力ノー
ド１３が、例えば、ロー即ち「０」である場合、トラン
ジスタ２８は単にＮ‐ウェルにＶddを供給する機能を果
たす。
は、米国特許第５，１５１，６１９号に述べられている
のと同様の方法によりＮ‐ウェル素子によって行われ
る。図３から分かるように、４つのＰ‐チャンネル・ト
ランジスタ１１、２５、２７と２８は同一のＮ‐ウェル
３０内に位置するが、この図３は半導体チップ６０を模
式的に示すものである。Ｐ‐チャンネル・トランジスタ
のソースとドレインは、Ｎ‐ウェル３０内にＰを注入し
た領域であることが分かる。出力ノード１３をゲート・
ノード２３に分路するＰ‐チャンネル・トランジスタ２
７によって、ゲート電圧が電源電圧Ｖddを超えた場合、
このゲートはノード１３に従うことが可能になるが、そ
の理由は、トランジスタ２７のゲートはノード１３より
も低く、このトランジスタ２７がオンし、ノード１３が
ゲート・ノード２３より高い場合、このノード２３に電
荷を伝導させることが可能になるからである。しかし、
このノード２３の過剰な電荷はＰ‐チャンネル・トラン
ジスタ２５によってノード２４に戻ることを阻止され、
トランジスタ２５はこのときそのゲートにそのドレイン
（ノード２３）と同一の電圧を有し、これによってこの
トランジスタをオフの状態にする。しかし、ノード１３
が、例えば、ロー即ち「０」である場合、トランジスタ
２５と２６によって形成されたパス・ゲートは、フル‐
レール電圧をノード２４から２３に転送する。出力ノー
ド１３が、例えば、ロー即ち「０」である場合、トラン
ジスタ２８は単にＮ‐ウェルにＶddを供給する機能を果
たす。
【００２０】本発明の１つの特徴によれば、ダイオード
・スタック６１がプル‐アップ・トランジスタ１１のＮ
‐ウェルとＶdd線１４の間に接続されている。図示の実
施例は、このダイオード・スタック６１内に５個のダイ
オードＤ１〜Ｄ５を使用している。第１ダイオードＤ１
は、プル‐アップ・トランジスタ１１の固有ダイオー
ド、即ち、そのドレインからチャンネルへのＰＮ接合に
よって形成する。このダイオード・スタック６１によっ
て外部バスの５Ｖの環境で見られるような潜在的に大き
いオーバシュートからの保護が行われる。これらのオー
バシュートによって、より低い電源電圧で動作している
チップに損傷の発生する可能性があるので、バス（出力
ノード１３）を５．５Ｖ未満にクランプしない状態でチ
ップ電源線１４をクランプすることが重要である。ダイ
オードＤ１〜Ｄ５はこの機能を果たす。ダイオード・ス
タック６１は、バス（ノード１３）をチップ電源線１４
よりも名目上２．５〜３．０Ｖ高い電圧（５個のシリコ
ンＰＮ接合の順方向の電圧低下）にクランプする。従っ
て、チップに３．０Ｖを供給する場合、バスのオーバシ
ュートは約５．５〜６．０Ｖにクランプしなければなら
ない。このことは、いわゆるＰＣＩバス環境にとって重
要な特徴である。図３はスタック６１のダイオードＤ１
〜Ｄ５を示す。各ダイオード（Ｄ１を除いて）はそれ自
身のＮ‐ウェル内に位置し、このＮ‐ウェルはこのダイ
オードの陰極を形成する。Ｐ‐チャンネル・ソース／ド
レインのようなＰを注入した領域によって、各ダイオー
ドの陽極が形成される。トランジスタ１１のソース／ド
レインのＰ領域とそのＮ‐ウェルによって形成された固
有ダイオードはダイオードＤ１であり、これによってチ
ップの領域が大幅に節約されるが、その理由は、Ｄ１の
ために他のＮ‐ウェルを形成する必要がないからであ
る。スタック内のダイオード６１の数は、外部バスに接
続すべき混合電源によって、５個以外の数でもよい。
・スタック６１がプル‐アップ・トランジスタ１１のＮ
‐ウェルとＶdd線１４の間に接続されている。図示の実
施例は、このダイオード・スタック６１内に５個のダイ
オードＤ１〜Ｄ５を使用している。第１ダイオードＤ１
は、プル‐アップ・トランジスタ１１の固有ダイオー
ド、即ち、そのドレインからチャンネルへのＰＮ接合に
よって形成する。このダイオード・スタック６１によっ
て外部バスの５Ｖの環境で見られるような潜在的に大き
いオーバシュートからの保護が行われる。これらのオー
バシュートによって、より低い電源電圧で動作している
チップに損傷の発生する可能性があるので、バス（出力
ノード１３）を５．５Ｖ未満にクランプしない状態でチ
ップ電源線１４をクランプすることが重要である。ダイ
オードＤ１〜Ｄ５はこの機能を果たす。ダイオード・ス
タック６１は、バス（ノード１３）をチップ電源線１４
よりも名目上２．５〜３．０Ｖ高い電圧（５個のシリコ
ンＰＮ接合の順方向の電圧低下）にクランプする。従っ
て、チップに３．０Ｖを供給する場合、バスのオーバシ
ュートは約５．５〜６．０Ｖにクランプしなければなら
ない。このことは、いわゆるＰＣＩバス環境にとって重
要な特徴である。図３はスタック６１のダイオードＤ１
〜Ｄ５を示す。各ダイオード（Ｄ１を除いて）はそれ自
身のＮ‐ウェル内に位置し、このＮ‐ウェルはこのダイ
オードの陰極を形成する。Ｐ‐チャンネル・ソース／ド
レインのようなＰを注入した領域によって、各ダイオー
ドの陽極が形成される。トランジスタ１１のソース／ド
レインのＰ領域とそのＮ‐ウェルによって形成された固
有ダイオードはダイオードＤ１であり、これによってチ
ップの領域が大幅に節約されるが、その理由は、Ｄ１の
ために他のＮ‐ウェルを形成する必要がないからであ
る。スタック内のダイオード６１の数は、外部バスに接
続すべき混合電源によって、５個以外の数でもよい。
【００２１】図１の回路の１つの重要な特徴は、補償回
路３６をＮ‐チャンネル素子を使用するように変形した
ことである。この種類の従来技術の補償回路では、トラ
ンジスタ４９の機能に対応する素子はＰ‐チャンネル・
トランジスタ（インバータ３４を介して駆動される）で
あり、プロセスを変更し温度を変化させた場合のバイア
ス点５１のトラッキングは最適ではないことが分かって
いる。ここではＮ‐チャンネル素子を使用することが有
利であるが、この素子はスタック内の他のトランジスタ
と共にバイアス点を適正なレベルにセットし、回路のプ
ロセスと温度に対する感度を削減するように選択する。
路３６をＮ‐チャンネル素子を使用するように変形した
ことである。この種類の従来技術の補償回路では、トラ
ンジスタ４９の機能に対応する素子はＰ‐チャンネル・
トランジスタ（インバータ３４を介して駆動される）で
あり、プロセスを変更し温度を変化させた場合のバイア
ス点５１のトラッキングは最適ではないことが分かって
いる。ここではＮ‐チャンネル素子を使用することが有
利であるが、この素子はスタック内の他のトランジスタ
と共にバイアス点を適正なレベルにセットし、回路のプ
ロセスと温度に対する感度を削減するように選択する。
【００２２】本発明を好適な実施例を参照して特に図示
及び説明したが、本発明の精神と範囲から乖離すること
なく、形状及び細部について種々の変更が可能であるこ
とを当業者は理解する。
及び説明したが、本発明の精神と範囲から乖離すること
なく、形状及び細部について種々の変更が可能であるこ
とを当業者は理解する。
【００２３】まとめとして、本発明の構成に関して以下
の事項を開示にする。 （１）ａ）データ入力、イネーブル入力、第１データ出
力及び第２データ出力を有するプレドライバ回路と、 ｂ）オフ‐チップ接続のための結合を行う出力ノード、
第１入力及び第２入力を有し、前記第１入力に前記プレ
ドライバ回路の前記第１データ出力を受け取り、前記第
２入力に前記プレドライバ回路の前記第２データ出力を
受け取るプッシュ‐プル出力回路と、 ｃ）前記プレドライバ回路の前記データ入力、前記イネ
ーブル入力及び前記第１データ出力に結合された入力を
有する第１補償回路と、 ｄ）前記プレドライバ回路の前記データ入力、前記イネ
ーブル入力及び前記第２データ出力に結合された入力を
有する第２補償回路とを含み、前記第１及び第２補償回
路は前記第１及び第２データ出力における電圧の変化の
速度と対応する速度で前記プッシュ‐プル出力回路の前
記第１及び第２入力の電圧が変化するのを防止すること
を特徴とする半導体チップ用の出力ドライバ回路。 （２）前記半導体チップのウェル内に形成され、前記プ
レドライバ回路の前記第１データ出力を受け取るように
結合された入力および前記プッシュ‐プル出力回路の前
記第１入力に結合された出力を有し、前記出力ノードの
過電圧に起因する前記出力ドライバ回路に対する損傷を
防止するための回路手段を有することを特徴とする上記
（１）記載の出力ドライバ回路。 （３）前記プッシュ‐プル出力回路はＰ‐チャンネル・
プル‐アップ・トランジスタとＮ‐チャンネル・プル‐
ダウン・トランジスタを有し、前記プッシュ‐プル出力
回路の前記第１入力は前記Ｐ‐チャンネル・プル‐アッ
プ・トランジスタのゲートに接続され、前記プッシュ‐
プル出力回路の前記第２入力は前記Ｎ‐チャンネル・プ
ル‐ダウン・トランジスタのゲートに接続されることを
特徴とする上記（１）記載の出力ドライバ回路。 （４）前記プル‐ダウン・トランジスタのドレイン・ノ
ードから前記第１及び第２補償回路の第３入力に至るフ
ィードバック回路を有し、前記出力ノードの電圧の遷移
に従って選択された遅延の後、前記フィードバック回路
によって前記補償回路に補償機能を停止させることを特
徴とする上記（３）記載の出力ドライバ回路。 （５）前記第１及び第２補償回路は、直列に接続された
ソース、ドレイン経路を有する複数のＰ‐チャンネル及
びＮ‐チャンネル・トランジスタを各々有することを特
徴とする上記（４）記載の出力ドライバ回路。 （６）前記Ｐ‐チャンネル・プル‐アップ・トランジス
タのウェルと電源電圧端子との間に順方向に接続された
複数のダイオードのスタックを有することを特徴とする
上記（３）記載の出力ドライバ回路。 （７）前記半導体チップのウェル内に形成され、前記プ
レドライバ回路の前記第１データ出力を受け取るように
結合された入力および前記プッシュ‐プル出力回路の前
記Ｐ‐チャンネル・プル‐アップ・トランジスタの前記
ゲートに結合された出力を有し、前記出力ノードの過電
圧に起因する前記出力ドライバ回路に対する損傷を防止
するための回路手段を有することを特徴とする上記
（６）記載の出力ドライバ回路。 （８）前記複数のダイオードの内の１つは前記Ｐ‐チャ
ンネル・プル‐アップ・トランジスタのＰＮ接合であ
り、前記複数のダイオードの内の残りのダイオードは前
記Ｎ‐ウェルから分離した複数のウェル内に形成されて
いることを特徴とする上記（７）記載の出力ドライバ回
路。 （９）前記プル‐ダウン・トランジスタのドレイン・ノ
ードから前記第１及び第２補償回路の第３入力に至るフ
ィードバック回路を有し、前記出力ノードの電圧の遷移
に従って選択された遅延の後、前記フィードバック回路
によって前記補償回路に補償機能を停止させることを特
徴とする上記（８）記載の出力ドライバ回路。
の事項を開示にする。 （１）ａ）データ入力、イネーブル入力、第１データ出
力及び第２データ出力を有するプレドライバ回路と、 ｂ）オフ‐チップ接続のための結合を行う出力ノード、
第１入力及び第２入力を有し、前記第１入力に前記プレ
ドライバ回路の前記第１データ出力を受け取り、前記第
２入力に前記プレドライバ回路の前記第２データ出力を
受け取るプッシュ‐プル出力回路と、 ｃ）前記プレドライバ回路の前記データ入力、前記イネ
ーブル入力及び前記第１データ出力に結合された入力を
有する第１補償回路と、 ｄ）前記プレドライバ回路の前記データ入力、前記イネ
ーブル入力及び前記第２データ出力に結合された入力を
有する第２補償回路とを含み、前記第１及び第２補償回
路は前記第１及び第２データ出力における電圧の変化の
速度と対応する速度で前記プッシュ‐プル出力回路の前
記第１及び第２入力の電圧が変化するのを防止すること
を特徴とする半導体チップ用の出力ドライバ回路。 （２）前記半導体チップのウェル内に形成され、前記プ
レドライバ回路の前記第１データ出力を受け取るように
結合された入力および前記プッシュ‐プル出力回路の前
記第１入力に結合された出力を有し、前記出力ノードの
過電圧に起因する前記出力ドライバ回路に対する損傷を
防止するための回路手段を有することを特徴とする上記
（１）記載の出力ドライバ回路。 （３）前記プッシュ‐プル出力回路はＰ‐チャンネル・
プル‐アップ・トランジスタとＮ‐チャンネル・プル‐
ダウン・トランジスタを有し、前記プッシュ‐プル出力
回路の前記第１入力は前記Ｐ‐チャンネル・プル‐アッ
プ・トランジスタのゲートに接続され、前記プッシュ‐
プル出力回路の前記第２入力は前記Ｎ‐チャンネル・プ
ル‐ダウン・トランジスタのゲートに接続されることを
特徴とする上記（１）記載の出力ドライバ回路。 （４）前記プル‐ダウン・トランジスタのドレイン・ノ
ードから前記第１及び第２補償回路の第３入力に至るフ
ィードバック回路を有し、前記出力ノードの電圧の遷移
に従って選択された遅延の後、前記フィードバック回路
によって前記補償回路に補償機能を停止させることを特
徴とする上記（３）記載の出力ドライバ回路。 （５）前記第１及び第２補償回路は、直列に接続された
ソース、ドレイン経路を有する複数のＰ‐チャンネル及
びＮ‐チャンネル・トランジスタを各々有することを特
徴とする上記（４）記載の出力ドライバ回路。 （６）前記Ｐ‐チャンネル・プル‐アップ・トランジス
タのウェルと電源電圧端子との間に順方向に接続された
複数のダイオードのスタックを有することを特徴とする
上記（３）記載の出力ドライバ回路。 （７）前記半導体チップのウェル内に形成され、前記プ
レドライバ回路の前記第１データ出力を受け取るように
結合された入力および前記プッシュ‐プル出力回路の前
記Ｐ‐チャンネル・プル‐アップ・トランジスタの前記
ゲートに結合された出力を有し、前記出力ノードの過電
圧に起因する前記出力ドライバ回路に対する損傷を防止
するための回路手段を有することを特徴とする上記
（６）記載の出力ドライバ回路。 （８）前記複数のダイオードの内の１つは前記Ｐ‐チャ
ンネル・プル‐アップ・トランジスタのＰＮ接合であ
り、前記複数のダイオードの内の残りのダイオードは前
記Ｎ‐ウェルから分離した複数のウェル内に形成されて
いることを特徴とする上記（７）記載の出力ドライバ回
路。 （９）前記プル‐ダウン・トランジスタのドレイン・ノ
ードから前記第１及び第２補償回路の第３入力に至るフ
ィードバック回路を有し、前記出力ノードの電圧の遷移
に従って選択された遅延の後、前記フィードバック回路
によって前記補償回路に補償機能を停止させることを特
徴とする上記（８）記載の出力ドライバ回路。
【図１】本発明の一実施例の特徴を使用して構成した出
力ドライバ回路の概略電気配線図である。
力ドライバ回路の概略電気配線図である。
【図２】図１の回路の波形に対する電圧と時間の関係を
示すタイミング図である。
示すタイミング図である。
【図３】図１のドライバ回路の一部を含む半導体チップ
の微少部分の正面断面図である。
の微少部分の正面断面図である。
１０ 出力ドライバ回路 １１、１２、２５、２７、２８、３２、４６、４８、４
９、５２、５３、５４、５５、５６ トランジスタ １３ 出力ノード １４ Ｖdd線 １５ Ｖss線 １６ ＮＡＮＤゲート １７ ＮＯＲゲート ２０ データ入力 ２１ ユーザ・イネーブル・ピン ２２ テスト・イネーブル・ピン ３１、３６ 補償回路 ３４、３５、４３、４４ インバータ ４０ フィードバック回路 ６１ ダイオード・スタック
９、５２、５３、５４、５５、５６ トランジスタ １３ 出力ノード １４ Ｖdd線 １５ Ｖss線 １６ ＮＡＮＤゲート １７ ＮＯＲゲート ２０ データ入力 ２１ ユーザ・イネーブル・ピン ２２ テスト・イネーブル・ピン ３１、３６ 補償回路 ３４、３５、４３、４４ インバータ ４０ フィードバック回路 ６１ ダイオード・スタック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロナルド・アラン・ピロ アメリカ合衆国05495、ヴァーモント州ウ ィリストロン イーストビュー・サークル 65
Claims (9)
- 【請求項１】ａ）データ入力、イネーブル入力、第１デ
ータ出力及び第２データ出力を有するプレドライバ回路
と、 ｂ）オフ‐チップ接続のための結合を行う出力ノード、
第１入力及び第２入力を有し、前記第１入力に前記プレ
ドライバ回路の前記第１データ出力を受け取り、前記第
２入力に前記プレドライバ回路の前記第２データ出力を
受け取るプッシュ‐プル出力回路と、 ｃ）前記プレドライバ回路の前記データ入力、前記イネ
ーブル入力及び前記第１データ出力に結合された入力を
有する第１補償回路と、 ｄ）前記プレドライバ回路の前記データ入力、前記イネ
ーブル入力及び前記第２データ出力に結合された入力を
有する第２補償回路とを含み、 前記第１及び第２補償回路は前記第１及び第２データ出
力における電圧の変化の速度と対応する速度で前記プッ
シュ‐プル出力回路の前記第１及び第２入力の電圧が変
化するのを防止することを特徴とする半導体チップ用の
出力ドライバ回路。 - 【請求項２】前記半導体チップのウェル内に形成され、
前記プレドライバ回路の前記第１データ出力を受け取る
ように結合された入力および前記プッシュ‐プル出力回
路の前記第１入力に結合された出力を有し、前記出力ノ
ードの過電圧に起因する前記出力ドライバ回路に対する
損傷を防止するための回路手段を有することを特徴とす
る請求項１記載の出力ドライバ回路。 - 【請求項３】前記プッシュ‐プル出力回路はＰ‐チャン
ネル・プル‐アップ・トランジスタとＮ‐チャンネル・
プル‐ダウン・トランジスタを有し、前記プッシュ‐プ
ル出力回路の前記第１入力は前記Ｐ‐チャンネル・プル
‐アップ・トランジスタのゲートに接続され、前記プッ
シュ‐プル出力回路の前記第２入力は前記Ｎ‐チャンネ
ル・プル‐ダウン・トランジスタのゲートに接続される
ことを特徴とする請求項１記載の出力ドライバ回路。 - 【請求項４】前記プル‐ダウン・トランジスタのドレイ
ン・ノードから前記第１及び第２補償回路の第３入力に
至るフィードバック回路を有し、前記出力ノードの電圧
の遷移に従って選択された遅延の後、前記フィードバッ
ク回路によって前記補償回路に補償機能を停止させるこ
とを特徴とする請求項３記載の出力ドライバ回路。 - 【請求項５】前記第１及び第２補償回路は、直列に接続
されたソース・ドレイン経路を有する複数のＰ‐チャン
ネル及びＮ‐チャンネル・トランジスタを各々有するこ
とを特徴とする請求項４記載の出力ドライバ回路。 - 【請求項６】前記Ｐ‐チャンネル・プル‐アップ・トラ
ンジスタのウェルと電源電圧端子との間に順方向に接続
された複数のダイオードのスタックを有することを特徴
とする請求項３記載の出力ドライバ回路。 - 【請求項７】前記半導体チップのウェル内に形成され、
前記プレドライバ回路の前記第１データ出力を受け取る
ように結合された入力および前記プッシュ‐プル出力回
路の前記Ｐ‐チャンネル・プル‐アップ・トランジスタ
の前記ゲートに結合された出力を有し、前記出力ノード
の過電圧に起因する前記出力ドライバ回路に対する損傷
を防止するための回路手段を有することを特徴とする請
求項６記載の出力ドライバ回路。 - 【請求項８】前記複数のダイオードの内の１つは前記Ｐ
‐チャンネル・プル‐アップ・トランジスタのＰＮ接合
であり、前記複数のダイオードの内の残りのダイオード
は前記Ｎ‐ウェルから分離した複数のウェル内に形成さ
れていることを特徴とする請求項７記載の出力ドライバ
回路。 - 【請求項９】前記プル‐ダウン・トランジスタのドレイ
ン・ノードから前記第１及び第２補償回路の第３入力に
至るフィードバック回路を有し、前記出力ノードの電圧
の遷移に従って選択された遅延の後、前記フィードバッ
ク回路によって前記補償回路に補償機能を停止させるこ
とを特徴とする請求項８記載の出力ドライバ回路。
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