JPH09502589A - 改良されたデータ出力バッファ - Google Patents

Abstract

(57)【要約】 半導体回路デバイス内での使用のために、新規な構成のトライステート出力バッファ（１２）が、半導体回路デバイス内で生成された制御信号と、出力端子のグランドより低い電圧レベルとに応答してドレイン電流及びサブストレート電流の浪費を防ぐと共に、出力端子を駆動するプルアップノードの静電容量を低減する。出力バッファは、コモンに関して少なくとも１つの電圧レベルを与える電源電圧信号と、出力端子と、制御信号に応答してプルアップノードに第１制御電圧を与える第１回路と、制御信号に応答してプルダウンノードに第２制御電圧を与える第２回路とを含んでいる。さらに出力バッファは、プルアップノードの電圧に応答し電源電圧信号と出力端子との間に接続されたプルアップトランジスタ（６０）と、プルダウンノードの電圧に応答しコモンと出力端子との間に接続されたプルダウントランジスタ（５０）とを含んでいる。

Description

【発明の詳細な説明】 改良されたデータ出力バッファ 発明の分野 本発明はメモリチップ、データレジスタ等の半導体論理デバイスに関する。特 に、本発明はコモン（即ち０ボルト）より低い電圧を有する入力信号に接続され るデータ出力ピンを有するデバイスに関する。発明の背景 半導体論理デバイスは、多くのタイプとアプリケーションを含んでいるが、入 力データを処理又は保存する論理回路と、処理又は保存したデータを出力端子へ 与える出力バッファとを備えている。論理デバイスのタイプによっては、及び／ 又は、デバイスが使用される回路条件によっては、出力バッファの出力端子が、 しばしば−１ボルト程度の負電圧レベルの１又は複数の入力信号に接続されるこ とがある。例えば、ＤＲＡＭのようなメモリデバイスの出力端子（即ち「データ 端子」）は通常、出力信号を与えるとともに入力信号を受けるように用いられる 。このアプリケーションにおいて、メモリデバイスが「レシーブ」即ち「ライト 」モードにあるとき、出力バッファはデータ端子の入力信号に電圧バイアスを与 えないようにディスエーブル（非能動）状態になっている。同時に、ラッチの出 力端子は、「レシーブ」モードを有するとは限らないが、通常は信号を受けるデ ータバスに接続され、ラッチの出力端子はバスに電圧バイアスを与えないように 制御される。 いずれの状況にあっても、出力端子が例えば−１ボルトの負電圧の入力信号に 接続されているとき、出力バッファのトランジスタの中には能動状態になるもの がある。例えば、端子にＨレベル論理信号を与える出力バッファの部分は通常、 出力端子に在るそのような負電圧レベルに応答して能動状態になるトランジスタ に接続されている。能動状態にされたトランジスタは過大なサブストレート電流 を生じさせ、過大なドレイン電流が出力バッファ（「プルアップ」回路ともい う）のこの部分を通ってグランド（即ちコモン）に流れることになる。これは無 駄な消費電流となり、時には出力バッファのラッチアップ、そして誤動作を引き 起こす。 この問題を軽減するための方法として、１つだけのトランジスタではなく、２ つのトランジスタを直列に接続してプルアップ回路を実現することが知られてい る。２つのデバイスのそれぞれに掛かるドレイン・ソース電圧が軽減されること から、電流条件も同じ割合で軽減される。しかし、この方法の欠点として、直列 接続されたトランジスタの数が２倍になることによって、同じ駆動(drive)を得 るために必要なデバイス幅も２倍になる結果、同じ出力電流を得るのに４倍の駆 動電流と４倍のスペースを必要とすることが挙げられる。その上、直列接続され たトランジスタの駆動電流を合わせるために、各トランジスタを形成するために 必要な幅が事実上２倍になり、これは半導体スペースの点では４倍の増加を意味 する。また、直列接続されたこれらのトランジスタを駆動するためのこの構成に 、大きなキャパシタを含む制御回路がよく用いられるか、これはさらに大きなス ペースを必要とするとともに、出力バッファの動作スピードを低下させる。この ように、上記の方法はスペース、スピード、そして消費電流の点で重荷となる。 他の方法として、プルアップ回路を１つのプルアップデバイスを用いて構成し ながら、追加のトランジスタ及び抵抗を用いて、出力端子に生じているこのよう な負電圧レベルに応答してプルアップデバイスの入力（即ちゲート）をＬレベル 電圧へバイアスするように構成する方法がある。この方法はプルアップデバイス のゲート・ソース電圧を低減し、それによってサブストレート電流を少し低減し 、この条件におけるドレイン電流の消費を少し低減する。残念ながら、低減され る電流はごくわずかである。加えて、負電圧レベルが出力端子にあるとき、プル アップデバイスは依然として能動状態にあり、出力端子を通して他のデバイスか ら流れ込む過電流を生じる。 上述の問題は本発明の着想及び実施に関連して見い出されたと考えられ、本発 明はこれらの問題の解決手段を含む多くの特徴と利点を提供するものである。発明の要旨 本発明は、上述のような従来技術の欠点を克服する改良された半導体バッファ 構成を提供するものである。例えば、出力端子（端子がチップの外部リードに接 続する場合は「ピン」）を駆動するように構成されたＮチャンネルのプルアップ トランジスタと使用されるときに、本発明は、連合した(associated)出力ピンが コモンより低い電圧の入力信号に接続している場合にゲート・ソース電圧及びド レイン・ソース電圧を低減することによりサブストレート電流を低減する出力バ ッファ構成を提供する。 １つの実施形態において、本発明は制御信号を生成する論理回路とその制御信 号に応答する出力回路とを備えた半導体チップを提供する。出力回路は出力端子 と、その出力端子をＨレベル電圧へバイアスするように配置された入力を有する Ｈレベル回路と、出力端子をＬレベル電圧へバイアスするＬレベル回路と、Ｈレ ベル回路の入力に接続され出力端子のＬレベル信号に応答するディスエーブル回 路とを含み、Ｌレベル信号はＬレベル電圧より低い電圧を有している。ディスエ ーブル回路はＬレベル信号に応答してＨレベル回路を流れる電流が遮られるよう にする。 別の実施形態では、本発明は半導体回路デバイスに使用されるトライステート 出力バッファを提供する。半導体回路デバイス内で生成された制御信号に応答す る出力回路は、コモンに関して少なくとも１つの電圧レベルを供給する電源電圧 信号と、出力端子と、プルアップノードと、プルダウンノードと、制御信号に応 答してプルアップノードに第１制御信号を与える第１回路と、制御信号に応答し てプルダウンノードに第２制御信号を与える第２回路とを備えている。さらに、 プルアップノードの電圧に応答するプルアップトランジスタが電源電圧信号と出 力端子との間に接続され、プルダウンノードの電圧に応答するプルダウントラン ジスタがコモンと出力端子との間に接続されている。コモンより実質上低い電圧 である出力端子の電圧レベルに応答するバイアス回路が、プルアップノードの電 圧を下げる方向に、そして電源電圧信号によって与えられる電圧レベルから離れ る方向にバイアスするように構成され配置されている。コモンより実質上低い電 圧である出力端子の電圧レベルに応答するディスエーブル回路が、プルアップノ ードに制御電圧を与える回路をディスエーブルにする（非能動化する）ように構 成され配置されている。プルアップトランジスタは出力端子にＨレベル信号を与 え、プルダウントランジスタは出力端子にＬレベル信号を与え、バイアス及びデ ィスエーブル回路はコモンより実質上低い電圧である出力端子の電圧レベルに応 答して電源電圧信号から出力端子への電流を防ぐ。 上述の本発明の要旨は、各実施形態又は本発明のすべての特徴を提供しようと するものではない。それは、以下の図面と説明が目的とするところである。図面の簡単な説明 本発明の他の特徴及び利点は以下の詳細説明及び図面によって明らかになるで あろう。ここで、 図１は本発明の原理を適用し得る回路デバイスのタイプを例示する半導体チッ プの斜視図、 図２は本発明による出力バッファの構成と使用を例示するブロック図、そして 、 図３は本発明の原理による出力バッファの詳細回路図である。 本発明は種々の変形と別構成が可能であるが、その詳細は図面の例によって示 され以下に説明される。しかしながら、記述された特定の実施形態に本発明を制 限する意図ではないことが理解されるべきである。逆に、添付された請求の範囲 によって定められた本発明の中心及び範囲に含まれるすべての変形例、均等物、 及び代替物に及ぶ意図である。図面の詳細な説明 本発明は、実質上コモンより低いレベルの入力信号を受けることができる出力 バッファ（即ち回路）を有する半導体回路における種々のアプリケーションを有 する。例えば、本発明は従来の半導体パッケージに納められたメモリチップ、デ ータレジスタ、カウンタ、そしてフリップ・フロップの内部に使用される出力バ ッファに関するアプリケーションを有する。このようなパッケージは図１に参照 番号１０で示されている。 図２は、本発明による出力バッファ１２の構成と使用の一例をブロック図で示 している。出力バッファ１２は、アプリケーション論理回路１６によって与えら れる信号であるディジタルデータ信号を出力端子１４に与える。アプリケーショ ン論理回路１６はパッケージ即ちチップ１０で示された回路の主な機能部を代表 している。上述したように、アプリケーション論理回路１６はメモリチップ、デ ータレジスタ、カウンタ、フリップ・フロップ等の機能する主回路である。 図２に示す構成において、アプリケーション論理回路１６は入力端子１８に入 力データを受ける。入力データを処理及び／又は保存した後、アプリケーション 論理回路１６はライン２０に制御信号を生成する。この制御信号は出力バッファ １２によって使用され対応するディジタル信号が出力端子１４に生成される。こ のチップの機能によっては、アプリケーション論理回路１６に関してクロック発 生器２２が使用され、又は使用されない。クロック発生器２２は図２のチップの 内部又は外部に備えられる。 チップ１０は、オプションとして、出力端子１４から受けたデータをデータバ ス（即ち導線）２６からバッファする入力バッファ２４をも含んでいる。データ バス２６に接続された出力端子３０を有する別のチップ２８が通常そのような信 号を供給する。このいわゆる「データレシーブ」モードでは、出力バッファ１２ がデータを端子１４に与えないとき、アプリケーション論理回路１６あｈ出力バ ッファ１２をディスエーブル状態にする。このディスエーブルは、出力バッファ １２が入力バッファ２４により入力されるデータと干渉しないようにする点で有 用である。このディスエーブルは、そのような入力バッファ２４が無い場合、又 はバス２６からデータを受けない場合にも有用である。そのような場合、チップ ２８はバス２６に接続された他の周辺回路による入力のために依然、データをバ ス２６に与えることができる。 図３は図２の出力バッファ１２の分解図であり、図２のライン２０に制御信号 を与えるアプリケーション論理回路１６の部分とともに示されている。図３にお いて、アプリケーション論理回路１６によって制御信号がライン３２，３４上の 差動信号(differential signal)として与えられる。制御信号はアプリケーショ ン論理回路１６内で生成された２つの信号「イネーブル(Enable)」及び「機能制 御(Function Control)」によって制御される。これらの信号は出力端子１４の信 号を３つの論理状態、つまりＬレベル、Ｈレベル、及びハイインピーダンスの間 で制御するのに使用される。実質上コモンより低い電圧の入力信号が端子１４に 存在する条件に関係するハイインピーダンス状態について述べる前に、Ｌレベル 及びＨレベル状態について述べる。 イネーブル信号がＬレベルのとき、機能制御信号が端子１４の論理レベルを決 める。機能制御信号がＨレベルであればライン３２の信号がＮＯＲゲート３６に よってＬレベルになる。能制御信号がＬレベルであればＮＯＲゲート３８の入力 がインバータ４０によってＨレベルになり、ライン３４の信号がＬレベルになる 。 アプリケーション論理回路１６はまた、ライン４２にパワーアップ^*信号を与 え、これによって、電源電圧が完全に安定するまで公知のレベル調整回路４４が ディスエーブルモードに維持される。レベル調整回路４４はインバータ５７の出 力のＨレベル信号（例えば３．３ボルト）を効果的に変換して、より高い電圧レ ベルＶｃｃｐ（例えば５．３ボルト）にする。これによって、後述するように、 Ｎチャンネルトランジスタ４５，４６のための適当なバイアスが得られる。 イネーブル信号がＬレベルと仮定すると、この差動制御信号は図３の出力バッ ファによって処理され、出力端子１４の信号の論理レベルは機能制御信号の論理 レベルに従う。ライン３２の信号がＬレベル（機能制御信号がＨレベル）のとき 、ライン３４の信号がＨレベルとなり、ＮＡＮＤゲート４７の出力がＨレベルと なり、インバータ４８の出力がＬレベルとなり、Ｎチャンネルトランジスタ５０ が非能動状態になる。この結果、出力端子１４の信号に低下方向のバイアスがか かることはない。インバータ５７の出力における信号がＨレベルになるのに応答 して、レベル調整回路４４の出力がトランジスタ４５を能動状態にして、キャパ シタ構成の(capacitor-arranged)トランジスタ４６のゲート側をＶｃｃへバイア スする。すると、インバータ５４を通ってインバータ５６の出力信号がＨレベル になり、トランジスタ４６のゲート側のプルアップ電圧が２倍になる。このトラ ンジスタ４６のゲート側の電圧は、能動状態のＰチャンネルトランジスタ６２を 介してプルアップトランジスタ６０のゲートに接続され、出力端子１４の信号 をＶｃｃへバイアスする。 トランジスタ６４がＶｃｃとトランジスタ６２のソースとの間に接続され、こ れによってブートノード（キャパシタ６４のトップ）の電圧がＶｃｃ−Ｖｔ（Ｖ ｔはＮチャンネルトランジスタのスレッショルドレベル、例えば約０．７ボルト ）より低くならないようにしている。 ライン３２の信号がＨレベル（機能制御信号がＬレベル）のとき、ライン３４ の信号がＬレベルであり、トランジスタ６０及び６２が非能動状態とされ、ＮＡ ＮＤゲート４７の出力がＬレベルとなり、インバータ４８の出力がＨレベルにな る。そして、トランジスタ５０が能動状態になって出力端子１４にある信号がグ ランドへ引き込まれる。Ｐチャンネルトランジスタ７０が通常、能動状態にあり 、トランジスタ６１のゲートにＨレベルバイアスを与える。これによって、機能 制御信号がＬレベルのとき、トランジスタ６３がトランジスタ６０を非能動状態 に維持することができる。 イネーブル信号がＨレベルのとき、機能制御信号は端子１４の論理レベルをな んら制御しない。むしろ、イネーブル信号がＨレベルであることによってＮＯＲ ゲート３６，３８の各出力がＬレベルになりトランジスタ５０，６０が非能動状 態になり、その結果、出力端子１４の信号をハイインピーダンス状態にし、外部 で生成された論理信号が図３の出力バッファに影響されることなく出力端子１４ をバイアスすることを許容する。このような外部で生成された論理信号の電圧レ ベルが、約０ボルトからＮチャンネルトランジスタ６６，６８のスレッショルド 電圧を引いたものより大きい場合は、その外部で生成された論理信号は出力バッ ファに影響を与えない。外部で生成された論理信号の電圧レベルが約０ボルトか らＮチャンネルトランジスタ６６，６８のスレッショルド電圧を引いたものより 小さい場合は、その外部で生成された論理信号はこれらのトランジスタ６６，６ ８を能動状態にして、少なくとも過渡的に、トランジスタ７０を通って形成され た電流パスから流れ込む電流を生じさせる。 まもなく、トランジスタ６６がトランジスタ７０のドレインを外部で生成され た信号のレベルへ引こうとする。これはトランジスタ７０によってＶｃｃに引か れる方向とは逆の方向である。Ｎチャンネルトランジスタの移動度(mobility fa ctor)はＰチャンネルトランジスタの移動度より１．５倍大きいので、そして、 トランジスタ６６の駆動(drive)がトランジスタ７０の駆動より大きい（例えば 、ベータレシオ(beta ratio)が約１オーダ又はもっと大きい）と仮定すると、ト ランジスタ６６と７０とのコンテンション(contention)はトランジスタ６６が勝 り、これによってライン７４が、外部で生成された信号のレベルへ引かれること になる。この結果、トランジスタ６１は非能動状態になり、Ｎチャンネルトラン ジスタ６３のソースからドレインへの電流経路が遮断され、トランジスタ６８が トランジスタ６０のゲートをグランドより低い電圧に引くことによってトランジ スタ６０を完全に非能動状態にすることができる。この電流経路の遮断によって 、トランジスタ６８はＮチャンネルトランジスタ６１及び６３のベータレシオに 関して相対的に小さくなり得る。その上、トランジスタ６０が完全に非能動状態 にされるので、トランジスタ６０を流れるサブストレート電流は無くなる。さら に、図３の出力バッファを構成するプルアップノード（トランジスタ６０のゲー ト）の静電容量はごくわずかな量であり、このことは、この出力バッファが従来 の出力バッファより速く、かつ、少ない電流で動作することを意味している。 トランジスタ６６及び７０について述べた例示的な幅寸法を除いて、図３に示 した他の種々のトランジスタのサイズはクリティカルではない。 図示と説明によって開示した本発明の原理は種々の回路タイプ及び構成を用い て実現することができる。たとえば、アプリケーション論理回路は、差動または 非差動の形で制御信号を出力バッファに与えることができるとともに、制御信号 をラッチする回路を備えて、又は備えずに構成することができる。ある信号及び ／又は電流経路の動作をイネーブルにし、又はディスエーブルにするのに用いら れる種々の信号は、もちろん、信号経路に沿って他のポイントに接続することが できる。負の電源電圧を用いる場合、「コモン」は一番高い電圧レベルに相当し 、他の電圧及び信号はそれに対応して変換される。 別の可能な改良として、本発明を、１９９４年５月５日に出願された「制御さ れたＨレベル出力を有するＮＭＯＳ出力バッファ(NMOS OUTPUT BUFFER HAVING A CONTROLLED HIGH-LEVEL OUTPUT)」という名称の米国特許出願（シリアルＮｏ． ／ ）(Atty．Docket No．MICD-074)と組み合わせて使用することが できる。この場合、そこに記述されたブースター回路は、Ｐチャンネルトランジ スタ６２のソースに電流ブースト信号を与えるのに用いられ、それによって、プ ルアップトランジスタ６０のゲートに存在する寄生抵抗を流れる漏れ電流を克服 することができる。この出願中の明細書に説明され図示されているように、同様 に構成されたダイオードクランプ回路も用いられる。 当業者にとって、これらの又は他の種々の改良及び改変を、ここに説明し図示 した実施例に厳密に従うことなく、かつ、以下の請求の範囲に記載された本発明 の中心及び範囲から逸脱することなく、本発明に行うことができることが認めら れるであろう。

Claims (1)

1. 【特許請求の範囲】 １． 制御信号を与える論理回路と前記制御信号に応答する出力回路とを備え、 前記出力回路は出力端子とＨレベル回路とを含み、前記Ｈレベル回路は１つの入 力を有し前記出力端子をＨレベルレファレンス電圧へバイアスするように構成さ れ、 前記出力回路はさらに、出力回路をＬレベルレファレンス電圧へバイアスする Ｌレベル回路と、前記Ｈレベル回路の入力に接続されて前記出力端子のＬレベル 信号に応答するディスエーブル回路とを含み、 前記Ｌレベル信号は前記Ｌレベルレファレンス電圧より低く、 前記ディスエーブル回路は、前記Ｌレベル信号に応答して前記Ｈレベル回路を ディスエーブルし、前記Ｈレベル回路を流れる電流を遮断するように構成されて いる半導体回路デバイス。 ２． 前記Ｈレベル回路を能動状態にするために電圧を２倍にする回路をさらに 備えている請求項１記載の半導体回路デバイス。 ３． 前記ディスエーブル回路が、前記Ｈレベル回路と前記出力端子との間に接 続された第１スイッチ回路と、前記Ｈレベル回路へ流れる電流を低減するように 構成された第２スイッチ回路とを含んでいる請求項１記載の半導体回路デバイス 。 ４． 前記第１及び第２スイッチ回路が、Ｌレベル信号によって少なくとも部分 的に制御されるそれぞれのスイッチング機能を有するトランジスタを用いて構成 されている請求項３記載の半導体回路デバイス。 ５． 前記トランジスタが前記出力端子への少なくとも１つの駆動電流経路を提 供している請求項４記載の半導体回路デバイス。 ６． 前記論理回路が、前記制御信号を動作モードと非動作モードとの間で制御 するイネーブル信号を生成する請求項１記載の半導体回路デバイス。 ７． 前記Ｈレベル回路が、前記制御信号に応答して前記出力端子をバイアスす るプルアップ回路をさらに含んでいる請求項１記載の半導体回路デバイス。 ８． 前記ディスエーブル回路が、Ｎチャンネルトランジスタと、Ｐチャンネル トランジスタと、コンテンションノードとをさらに含み、前記コンテンションノ ードは前記Ｎチャンネルトランジスタと前記Ｐチャンネルトランジスタとが合流 する電流経路に設けられ、前記Ｎチャンネルトランジスタが、前記Ｐチャンネル トランジスタに勝ってＬレベル信号に応答し、前記プルアップ回路をディスエー ブルにする電圧レベルに前記コンテンションノードをセットする請求項７記載の 半導体回路デバイス。 ９． 半導体回路デバイス内で使用され、半導体回路デバイス内で生成される制 御信号に応答する出力バッファであって、 コモンに関して少なくとも１つの電圧レベルを与える電源電圧信号と、 出力端子と、 プルアップノードと、 前記制御信号に応答して前記プルアップノードに制御電圧を与える回路と、 前記プルアップノードの電圧に応答し、前記電源電圧信号と前記出力端子との 間に接続されたプルアップ回路と、 コモンより実質上低い電圧である前記出力端子の電圧レベルに応答し、前記プ ルアップノードを低電圧側へ、そして電源電圧信号によって与えられる電圧レベ ルから離れる方向へバイアスするように構成されているバイアス回路と、 コモンより実質上低い電圧である前記出力端子の電圧レベルに応答し、前記プ ルアップノードに制御電圧を与える回路をディスエーブルにするように構成され ているディスエーブル回路 とを備えている出力バッファ。 １０．前記ディスエーブル回路が少なくとも前記バイアス回路の部分を含んでい る請求項９記載の出力バッファ。 １１．前記コモンより実質上低い電圧がＮチャンネルトランジスタを能動状態に するのに必要なスレッショルド電圧にほぼ等しい請求項９記載の出力バッファ。 １２．コモンが０ボルトに相当する請求項１１記載の出力バッファ。 １３．前記電源電圧信号が約３ボルトより大きい請求項１２記載の出力バッファ 。 １４．前記プルアップ回路に電力を与えるための昇圧電源信号を提供するレベル 調整回路をさらに含んでいる請求項１３記載の出力バッファ。 １５．前記ディスエーブル回路が、Ｎチャンネルトランジスタと、Ｐチャンネル トランジスタと、コンテンションノードとを含み、前記コンテンションノードは 前記Ｎチャンネルトランジスタと前記Ｐチャンネルトランジスタとが合流する電 流経路に設けられている請求項９記載の出力バッファ。 １６．前記Ｎチャンネルトランジスタが、前記Ｐチャンネルトランジスタに勝っ て、前記制御電圧を与える回路をディスエーブルにする電圧レベルに前記コンテ ンションノードをセットする請求項１５記載の出力バッファ。 １７．前記Ｎチャンネルトランジスタの駆動が前記Ｐチャンネルトランジスタの 駆動より少なくとも１オーダ大きい請求項１６記載の出力バッファ。 １８．半導体回路デバイス内で使用され、半導体回路デバイス内で生成される制 御信号に応答するトライステート出力バッファであって、 コモンに関して少なくとも１つの電圧レベルを与える電源電圧信号と、 出力端子と、 プルアップノードと、 プルダウンノードと、 前記制御信号に応答して前記プルアップノードに第１制御電圧を与える第１回 路と、 前記制御信号に応答して前記プルダウンノードに第２制御電圧を与える第２回 路と、 前記プルアップノードの電圧に応答し、前記電源電圧信号と前記出力端子との 間に接続されたプルアップトランジスタと、 前記プルダウンノードの電圧に応答し、コモンと前記出力端子との間に接続さ れたプルダウントランジスタと、 コモンより実質上低い電圧である前記出力端子の電圧レベルに応答し、前記プ ルアップノードを低電圧側へ、そして電源電圧信号によって与えられる電圧レベ ルから離れる方向へバイアスするように構成されているバイアス回路と、 コモンより実質上低い電圧である前記出力端子の電圧レベルに応答し、前記プ ルアップノードに制御電圧を与える回路をディスエーブルにするように構成され ているディスエーブル回路とを備え、 前記プルアップトランジスタが前記出力端子にＨレベル信号を与え、前記プル ダウントランジスタが前記出力端子にＬレベル信号を与え、前記バイアス回路が 前記ディスエーブル回路と結合して、コモンより実質上低い電圧である前記出力 端子の電圧レベルに応答し、前記電源電圧信号から前記出力端子へ流れる電流を 妨げるように構成されている出力バッファ。 １９．前記ディスエーブル回路によって前記プルダウンノードの制御電圧を実質 的にオフセットするようにバイアスされるコンテンションノードをさらに含んで いる請求項１８記載の出力バッファ。 ２０．前記ディスエーブル回路が少なくとも前記バイアス回路の部分を含んでい る請求項１８記載の出力バッファ。