KR960000600B1 - 펄스 쓰기 드라이버 회로 - Google Patents

펄스 쓰기 드라이버 회로 Download PDF

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Abstract

내용 없음.

Description

펄스 쓰기 드라이버 회로
제1도는 종래기술의 구조도.
제2도는 본 발명의 일실시예시도.
제3도는 제2도의 동작 타이밍도.
제4도는 본 발명의 다른 실시예시도.
제5도는 제4도의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
G1,G2 : NAND 게이트 I : 인버터
G3,G4,G5,G6 : NOR 게이트 MN1,MN2 : N-MOSFET
MP1,MP2 : P-MOSFET
본 발명은 쓰기 동작시 전류소모를 최소화 할 수 있고 쓰기 종단시 쓰기 드라이버를 통한 데이타버스(DB) 라인 프리차지 가능한 펄스 쓰기 드라이버 회로에 관한 것이다.
제1도는 종래 기술의 드라이버 회로 구조도로서, 참조번호 3은 비트라인 로드 회로(Q11∼Qm2)를, 2는 Y패스 게이트를 각각 나타낸 것으로, Y패스 게이트를 통해 선택된 비트라인과 데이타 버스 라인(DB,/DB)과의 신호 전달이 이루어지는데 읽기 사이클에서는 센스 앰프가 동작하고 쓰기 드라이버(1)는 오프되며, 쓰기 사이클에서는 이와 반대로 센스 앰프가 오프되어 쓰기 드라이버(10)는 온 된다.
이러한 종래기술은 쓰기 사이클 동안 비트 라인 로드를 통해 쓰기 드라이버로 DC 전류가 계속 흐른다는 문제점을 안고 있었다. 따라서 쓰기 동작의 전류 소모가 많고 특히 다비트화제품(X16,X32)에서 더욱 큰 단점으로 대두되고 있다.
여기서 종래기술의 쓰기 드라이버의 DC 전류 소모경로를 살펴보면 다음과 같다.
데이타 입력이 ″1″일 때 쓰기 드라이버로 전달된 정신호 D는 ″1″을, 부신호 /D는 ″0″의 상태를 갖게 되고 B1,B1의 열이 선택되었다고 할 때 항상 온 되어 있는 비트라인 로드의 Q12로부터 BI 라인에 연결된 Y패스 게이트를 따라 쓰기시 WE가 ″1″이므로 온되어 있는 MN2를 거치고 NAND 게이트(G2)의 접지라인으로 DC 전류 경로가 형성되어 있어 쓰기 동작시 계속 전류가 소모된다.
데이타입력이 ″0″일 때는 이와 반대쪽 경로, 즉 Q11,B1라인, Y패스게이트, MN1,NAND게이트(G1)의 Vss로 전류가 흐른다.
본 발명은 상기 문제점을 해소하기 위하여 안출된 것으로서, 쓰기 동작시 전류소모를 최소화할 수 있고 쓰기 드라이버로 DC 전류 유입을 차단하는 쓰기 드라이버 회로를 제공함을 그 목적으로 한다.
또한, 본 발명은 쓰기 종단시 쓰기 드라이버를 통한 데이타 버스(DB)라인 프리차지 역할을 수행하여 읽기 동작 수행시 속도를 빠르게 하는 쓰기 드라이버 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 쓰기 인에이블 전달 정신호(WE)를 일입력으로 하고 쓰기 데이타 입력 전달 부신호(/D)와 쓰기 데이타입력 전달 정신호 (D)를 각각의 타입력으로 하는 제1부정논리곱 처리수단(G1)과 제2부정논리곱 처리수단(G2 ) ; 상기 제1부정논리곱 처리수단(G1)의 출력(D1)을 반전시키는 제1반전수단(I11,I1 2,I13) ; 상기 제1부정논리곱 처리수단의 출력(D1)을 일입력으로 하고 상기 제1반전수단(I11,I12,I13)에 의해 반전된 출력을 타입력으로 하여 부정 논리합 연산하는 제1부정논리합 처리수단(G3) ; 상기 제2부정논리곱 처리수단(G2)의 출력( /DI)을 반전시키는 제2반전수단(I12,I22,I23) ; 상기 제2부정논리곱 처리수단(G2)의 출력(/DI)을 일입력으로 하고 상기 제2반전수단(I21,I22,I23)에 의해 반전된 출력을 타입력으로 하여 부정 논리합 연산하는 제2부정논리합 처리수단(G4) ; 상기 제1부정논리합 처리수단(G3)의 출력을 일입력으로 하고 상기 제2부정논리합 처리수단(G4)의 출력을 타입력으로 하여 부정논리합 연산하는 제3부정논리합 처리수단 (G5) ; 상기 제3부정논리합 처리수단(G 5)의 출력을 반전시키는 제3반전수단(I3) ; 상기 제3반전수단(I3)의 출력단에 게이트가 연결되고 상기 제1부정논리곱처리 게이트(G1)의 출력단에 드레인이 연결되며, 소스는 데이타버스(DB)에 연결되는 제1N-MOSFET(MN1) ; 및 상기 제4반전수단(I3)의 출력단에 게이트가 연결되고 상기 제2부정논리곱 처리수단(G2)의 출력단에 드레인이 연결되며, 소스는 데이타버스(/DB)에 연결되는 제2N-MOSFET(MN2)를 구비하는 것을 특징으로 한다.
또한 본 발명은, 쓰기 인에이블 전달 정신호(WE)를 일입력으로 하고 쓰기 데이타입력 전달 부신호(/D)와 쓰기 데이타입력 전달 정신호(D)를 각각의 타입력으로 하는 제1부정논리곱 처리수단(G1)과 제2부정논리곱 처리수단(G2) ; 상기 제1부정논리곱 처리수단(G1)의 출력(D1)을 반전시키는 제1반전수단(I11,I12,I13) ; 상기 제1부정논리곱 처리수단의 출력(D1)을 일입력으로 하고 상기 제1반전수단(I11,I12, I13)에 의해 반전된 출력을 타입력으로 하여 부정 논리합 연산하는 제1부정논리합 처리수단(G 3) ; 상기 제2부정논리곱 처리수단(G2)의 출력(/DI)을 반전시키는 제2반전수단(I21,I 22,I23) ; 상기 제2부정논리곱 처리수단(G2)의 출력(/DI)을 일입력으로 하고 상기 제 2반전수단(I21,I22,I23)에 의해 반전된 출력을 타입력으로 하여 부정 논리합 연산하는 제2부정논리합 처리수단(G4) ; 상기 쓰기 인에이블 전달 정신호(WE)를 반전시키는 홀수개의 제3반전수단(I31,I32,I33) ; 상기 제3반전수단(I31, I32,I33)의 출력을 일입력으로 하고 상기 쓰기 인에이블 전달 정신호(WE)를 타입력으로 하여 부정 논리합 연산하는 제3부정논리합 처리수단(G6) ; 상기 제1부정논리합 처리수단(G3)의 출력을 제1입력으로 하고 상기 제2부정논리합 처리수단(G4)의 출력을 제2입력으로 하고 상기 제3부정논리합 처리수단(G6)의 출력을 제3입력으로 하여 부정 논리합 연산하는 제4부정논리합 처리수단(G5) ; 상기 제4부정논리합 처리수단(G5)의 출력을 반전시키는 제 4반전수단(I3) ; 상기 제4반전수단(I3)의 출력단에 게이트가 연결되고 상기 제1부정논리곱처리 게이트(G1)의 출력단에 드레인이 연결되며, 소스는 데이타버스(DB)에 연결되는 제1N-MOSFET(MN1) ; 및 상기 제4반전수단(I3)의 출력단에 게이트가 연결되고 상기 제2부정논리곱 처리수단(G2)의 출력단에 드레인이 연결되며, 소스는 데이타버스(/DB)에 연결되는 제2N-MOSFET(MN2)를 구비하는 것을 특징으로 한다.
이하, 첨부된 도면 제2도 및 제3도를 참조하여 본 발명의 일실시예를 상세히 설명한다. 제2도는 본 발명의 일실시예시도이고, 제3도는 제2도의 동작 타이밍도이다.
도시된 바와같이 본 발명의 쓰기 드라이버 회로는 쓰기 인에이블 전달 정신호( WE)를 일입력으로 하고 쓰기 데이타입력 전달 부신호(/D)와 쓰기 데이타입력 전달 정신호(D)를 각각의 타입력으로 하는 제1 NAND 게이트(G1)와 제2NAND 게이트(G2) ; 상기 제1NAND 게이트(G1)의 출력(D1)을 반전시키는 제1반전수단(I11, I12,I13) ; 상기 제1NAND 게이트의 출력(D1)을 일입력으로 하고 상기 제1반전수단( I11,I12,I13)에 의해 반전된 출력을 타입력으로 하여 부정 논리합 연산하는 제1NOR 게이트(G3) ; 상기 제2NAND 게이트(G2)의 출력(/DI)을 반전시키는 제2반전수단(I 21 ,I22,I23) ; 상기 제2NAND 게이트(G2)의 출력(/DI)을 일입력으로 하고 상기 제2반전수단(I21,I22,I23)에 의해 반전된 출력을 타입력으로 하여 부정 논리합 연산하는 제2NOR 게이트(G4) ; 상기 제1NOR 게이트(G3)의 출력을 일입력으로 하고 상기 제2N OR 게이트(G4)의 출력을 타입력으로 하여 부정 논리합 연산하는 제3NOR 게이트(G5) ; 상기 제3NOR 게이트(G5)의 출력을 반전시키는 제3반전수단(I3) ; 상기 제3반전수단(I3)의 출려단에 게이트가 연결되고 상기 제1부정논리곱처리 게이트(G1)의 출력단에 드레인이 연결되며, 소스는 데이타버스(DB)에 연결되는 제1N-MOSFET(M N1) ; 및 상기 제4반전수단(13)의 출력단에 게이트가 연결되고 상기 제2NAND 게이트(G2)의 출력단에 드레인이 연결되며, 소스는 데이타버스(/DB)에 연결되는 제2N-MOSFE T(MN2)로 구성된다.
쓰기 구간(T1∼T5)이 아닌 T0∼T1, T5∼T6 구간에서 쓰기 인에이블 전달정신호(WE)가 ″0″이므로 쓰기 데이타입력 전달 신호(DI,/DI)는 데이타입력 전달 신호(D,/D)에 관계없이 ″1″의 상태로 프리차지 된다. T1 시점에서 쓰기가 시작되면 쓰기 인에이블 전달 정신호가 ″1″이 되며, 쓰기 데이타입력 전달 신호 (DI,/DI)는 NAND 게이트(G1,G2)의 입력인 데이타입력 전달 신호(D,/D)의 상태에 따라 반전된 신호를 각각 전달받게 되는데 T1 이전의 상태가 모두 ″1″로 프리차지된 상태였기 때문에 쓰기 데이타입력 전달신호가 모두 ″1″로 프리차지된 상태였기 때문에 쓰기 데이타입력 전달신호(DI,/DI) 중에서 하나는 ″0″에서 ″1″의 상태로 있고(DI), 다른 하나는 ″1″에서, ″0″의 상태로 바뀌게 된다(/DI). 따라서 인버터(I21,I22,I23)와 NOR 게이트(G4)로 구성된 펄스 발생기가 동작하게 되어 N2 노드는 T1-T2구간(펄스의 폭) 동안 ″1″의 상태를 갖게 되고 NOR 게이트(G5)와 인버터(I3)를 통해 N3 노드가 ″1″이 되므로(MN1,MN2)가 열려 쓰기 데이타입력 전달신호(DI, /DI)가 데이타 버스(DB,/DB) 라인으로 각각 전달된다.
쓰기 구간내에서도 데이타입력이 다시 바뀌는 경우(T3 시점)를 살펴보면 데이타입력 전달신호(D,/D)의 상태 변화에 따라 쓰기 데이타입력 전달신호(DI,/DI)의 상태가 바뀌게 될 때 둘 중 하나는 ″1″에서 ″0″으로 (DI), 다른 하나는 ″0″에서 ″1″로 (/DI) 바뀌게 된다. 따라서 인버터(I11,I12,I13)와 NOR 게이트(G3)로 구성된 펄스 발생기가 동작하게 되어 N1 노드는 T3-T4 구간 동안 ″1″ 상태를 갖게 되고, NOR 게이트(G5)와 인버터(I3)를 통해 N3 노드가 ″1″이 되므로, N-MOSFET( MN1,MN2)가 도통되어 쓰기 데이타입력 전달신호(DI,/DI)가 데이타 버스(DB, /DB) 라인으로 각각 전달된다. 쓰기에 필요한 T1-T2 구간, T3-T4 구간 동안만 쓰기 동작을 시키고 나머지 T2-T3, T4-T5 구간 동안은 오프시키는 펄스 쓰기 드라이버 회로를 사용함으로써 쓰기 동작시 전류 소모를 최소화할 수 있고 DC 전류 경로도 차단할 수 있으며, 읽기 동작시는 오프된다.
제4도는 본 발명의 다른 실시예시도이며, 제5도는 제4도의 동작 타이밍도를 나타낸 것이다.
상기 일실시예의 구성에, 상기 쓰기 인에이블 전달 정신호(WE)를 반전시키는 홀수개의 제3반전수단(I31,I32,I33) ; 상기 제3반전수단(I31,I32,I33)의 출력을 일입력으로 하고 상기 쓰기 인에이블 전달 정신호(WE)를 타입력으로 하여 부정 논리합 연산하는 제3NOR 게이트(G6) ; 상기 제1NOR 게이트(G3)의 출력을 제1입력으로 하고 상기 제2NOR 게이트(G4)의 출력을 제2입력으로 하고 상기 제3NOR 게이트(G6)의 출력을 제3입력으로 하여 부정 논리합 연산하는 제4NOR 게이트(G5) ; 상기 제4NOR 게이트(G5)의 출력을 반전시키는 제4반전수단(I3) ; 상기 제4반전수단(I3)의 출력단에 게이트가 연결되고 상기 제1NAND 게이트(G1)의 출력단에 드레인이 연결되며, 소스는 데이타버스(DB)에 연결되는 제1N-MOSFET(MN1) ; 및 상기 제4반전수단(I3)의 출력단에 게이트가 연결되고 상기 제2NAND 게이트(G2)의 출력단에 드레인이 연결되며, 소스는 데이타버스(/DB)에 연결되는 제2N-MOSFET(MN2)를 더 포함하여 구성된다.
쓰기 과정이 끝나면 쓰기 인에이블 전달 정신호(WE)를 일입력으로 하고 인버터(I31, I32, I33)에 의해 반전된 출력 신호를 타입력으로 하여 NOR 게이트(G6)를 통과하여 T5 시점에서 N4 노드는 ″0″에서 ″1″이 되어 N1 노드와 N2 노드의 신호와 NOR 게이트(G5)에서 논리합이 되어 나온 출력이 반전수단(I3)을 통과하면 T5시점에서 노드 N3는 ″0″에서 ″1″이 되어 풀전압(Vcc) 전달용 P-MOSFET( MP1, MP2)에 의하여 데이타 버스(DB,/DB)가 프리차지 되어 다음 쓰기 동작의 속도를 향상시키게 된다.
이상에서 언급한 바와 같이 본 발명은 쓰기에 필요한 T1-T2 구간, T3-T4 구간 동안만 쓰기 동작을 구동시키고 나머지 T2-T3, T4-T5 구간 동안은 오프시키는 펄스 쓰기 드라이버 회로를 사용함으로써 쓰기 동작시 전류 소모를 최소화 할 수 있고 DC 전류 경로도 차단할 수 있으며, 쓰기 동작이 끝난 후 데이타 버스를 프리차지함으로써 다음 쓰기 동작의 속도를 향상시키는 우수한 효과를 갖는다.

Claims (3)

  1. 쓰기 인에이블 전달 정신호(WE)를 일입력으로 하고 쓰기 데이타입력 전달 부신호(/D)와 쓰기 데이타 입력 전달 정신호(D)를 각각의 타입력으로 하는 제1부정논리곱 처리수단(G1)과 제2부정논리곱 처리수단(G2) ; 상기 제1부정논리곱 처리수단( G1)의 출력(D1)을 반전시키는 제1반전수단(I11,I12,I13) ; 상기 제1부정논리곱 처리수단의 출력(D1)을 일입력으로 하고 상기 제1반전수단(I11,I12,I13)에 의해 반전된 출력을 타입력으로 하여 부정 논리합 연산하는 제1부정논리합 처리수단(G3) ; 상기 제2부정논리곱 처리수단(G2)의 출력(/DI)을 반전시키는 제2반전수단(I21,I22, I23) ; 상기 제2부정논리곱 처리수단(G2)의 출력(/DI)을 일입력으로 하고 상기 제2반전수단(I21,I22 ,I23)에 의해 반전된 출력을 타입력으로 하여 부정 논리합 연산하는 제2부정논리합 처리수단(G4) ; 상기 제1부정논리합 처리수단(G3)의 출력을 일입력으로 하고 상기 제2부정논리합 처리수단(G4)의 출력을 타입력으로 하여 부정 논리합 연산하는 제3부정논리합 처리수단(G5) ; 상기 제3부정논리합 처리수단(G5)의 출력을 반전시키는 제3반전수단(I3) ; 상기 제3반전수단(I3)의 출력단에 게이트가 연결되고 상기 제1부정논리곱 처리수단(G1)의 출력단에 드레인이 연결되며, 소소는 데이타버스(DB)에 연결되는 제1N-MOSFET(MN1) ; 및 상기 제4반전수단(I3)의 출력단에 게이트가 연결되고 상기 제2부정논리곱 처리수단(G2)의 출력단에 드레인이 연결되며, 소스는 데이타버스(/ DB)에 연결되는 제2N-MOSFET(MN2)를 구비하는 것을 특징으로 하는 펄스 쓰기 드라이버 회로.
  2. 쓰기 인에이블 전달 정신호(WE)를 일입력으로 하고 쓰기 데이타입력 전달 부신호(/D)와 쓰기 데이타 입력 전달 정신호(D)를 각각의 타입력으로 하는 제1부정논리곱 처리수단(G1)과 제2부정논리곱 처리수단(G2) ; 상기 제1부정논리곱 처리수단( G1)의 출력(D1)을 반전시키는 제1반전수단(I11,I12,I13) ; 상기 제1부정논리곱 처리수단의 출력(D1)을 일입력으로 하고 상기 제1반전수단(I11,I12,I13)에 의해 반전된 출력을 타입력으로 하여 부정 논리합 연산하는 제1부정논리합 처리수단(G3) ; 상기 제2부정논리곱 처리수단(G2)의 출력(/DI)을 반전시키는 제2반전수단(I21,I22, I23) ; 상기 제2부정논리곱 처리수단(G2)의 출력(/DI)을 일입력으로 하고 상기 제2반전수단(I21,I22 ,I23)에 의해 반전된 출력을 타입력으로 하여 부정 논리 합 연산하는 제2부정논리합 처리수단(G4) ; 상기 쓰기 인에이블 전달 정신호(WE)를 반전시키는 홀수개의 제3반전수단(I31,I32,I33) ; 상기 제3반전수단(I31,I32,I33)의 출력을 일입력으로 하고 상기 쓰기 인에이블 전달 정신호(WE)를 타입력으로 하여 부정 논리합 연산하는 제3부정논리합 처리수단(G6) ; 상기 제1부정논리합 처리수단(G3)의 출력을 제1입력으로 하고, 상기 제2부정논리합 처리수단(G4)의 출력을 제2입력으로 하고 상기 제3부정논리합 처리수단(G6)의 출력을 제3입력으로 하여 부정 논리합 연산하는 제4부정논리합 처리수단( G5) ; 상기 제4부정논리합 처리수단(G5)의 출력을 반전시키는 제4반전수단(I3) ; 상기 제4반전수단(I3)의 출력단에 게이트가 연결되고 상기 제1부정논리곱 처리수단(G1)의 출력단에 드레인이 연결되며, 소스는 데이타버스(DB)에 연결되는 제1N-MOSFET(M N1) ; 및 상기 제4반전수단(I3)의 출력단에 게이트가 연결되고 상기 제2부정논리곱 처리수단(G2)의 출력단에 드레인이 연결되며, 소스는 데이타버스(/DB)에 연결되는 제2N-MOSFET(MN2)를 구비하는 것을 특징으로 하는 펄스 쓰기 드라이버 회로.
  3. 제2항에 있어서, 상기 제1 및 제2부정논리곱 처리수단의 출력단(DI,/DI)에 각각의 소스가 연결되고, 상기 데이타 버스(DB,/DB)는 각각의 드레인에 연결되며, 상기 제4부정논리합 처리수단(G5)의 출력단에 각각의 게이트가 연결되는 제1P-MOSFET (MP1) 및 제2P-MOSFET(MP2)를 더 구비하는 것을 특징으로 하는 펄스 쓰기 드라이버 회로.
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