JP3259283B2 - インバータ装置及びその信号レベル変換回路 - Google Patents

インバータ装置及びその信号レベル変換回路

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JP3259283B2
JP3259283B2 JP07277391A JP7277391A JP3259283B2 JP 3259283 B2 JP3259283 B2 JP 3259283B2 JP 07277391 A JP07277391 A JP 07277391A JP 7277391 A JP7277391 A JP 7277391A JP 3259283 B2 JP3259283 B2 JP 3259283B2
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    • H02M7/538—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a push-pull configuration

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Description

【発明の詳細な説明】
【産業上の利用分野】本発明は、直流電圧を交流電圧に
変換するインバータ装置に関する。
【従来の技術】パワースイッチング素子を２個直列に主
電源（直流電圧源）に接続したインバータ装置におい
て、マイコン等の制御指令手段から各スイッチング素子
のゲート、或いはベース駆動回路に信号を伝達する方法
として従来、フォトカプラやパルストランス等の絶縁手
段を介する方法が一般的である。これは、上アームのス
イッチング素子を駆動する駆動回路に伝達すべき信号の
基準電位が０Ｖから主電源の電圧値まで変動するためフ
ローティング電圧に対するレベルシフト手段が必要なこ
とと、信頼性の点から制御指令手段と駆動回路を絶縁す
ることが理由である。こうした絶縁手段を用いて駆動回
路に信号を伝達する方法の例として、電子技術１９８６
年１１月号ｐ７６図９（ｄ）に記載されるようなフォト
カプラを用いた駆動回路があげられる。この回路は、駆
動電源の電圧が所定の値よりも低い場合においては、フ
ォトカプラを動作させるための電源も低いためフォトカ
プラはオン状態にならず出力段スイッチング素子もオフ
状態に維持される。こうした駆動回路を上アーム及び下
アームのスイッチング素子のそれぞれに対して備えてい
れば、電源立ち上げ時においても両スイッチング素子が
同時点弧して短絡を生じることはない。近年、パワース
イッチング素子とその駆動回路を集積回路化したパワー
ＩＣが開発されており、出力段がインバータ構成になっ
た例も数多い。こうしたＩＣ化されたインバータの例と
してモータコン予稿集１９８７年９月pp４１２−４１６
（ＭＯＴＯＲ−ＣＯＮ，September 1987 Proceedings）
があげられる。図８にそのインバータの機能ブロックを
示す。一般的に、ＩＣ化されたインバータでは、上述の
ような絶縁手段は集積回路化に適さないため内蔵されて
おらず、回路的な手法で駆動回路への信号伝達を行なっ
ている。一方、上アーム及び下アームのスイッチング素
子の同時点弧を防止するため、図８の例ではイネーブル
端子が設けられており、この端子への入力信号がハイレ
ベルにならない限り、上アーム及び下アームのスイッチ
ング素子はいずれもオン状態にはならない。
【発明が解決しようとする課題】しかしながら、イネー
ブル信号が入力されるロジック回路を含む全てのロジッ
ク回路は電源電圧が所定の値に達していないと動作不定
状態に陥り、上下アームスイッチング素子を同時に点弧
させる誤動作の可能性もある。こうして電源電圧不足に
よるロジック動作不定の状態は、前記ロジック回路の電
源である制御電源の立ち上げ時、或いは制御電源の瞬停
時等に生じ、誤動作を防止する対策が必要である。本発
明の目的は、インバータ装置の電源立ち上げ時等に生じ
るロジック回路のロジック動作不定状態において、上下
アームスイッチング素子を同時に点弧させず、誤点弧を
防止することができるインバータ装置を提供することに
ある。
【課題を解決するための手段】このような目的を達成す
るため、本発明によるインバータ装置は、第１の直流電
圧源と、該第１の直流電圧源に対して直列に接続される
第１のスイッチング素子及び第２のスイッチング素子
と、第２の直流電圧源と、出力電圧が前記第２の直流電
圧源の出力電圧より小さい第３の直流電圧源と、外部か
ら与えられる指令信号に基づいて、前記第３の直流電圧
源の出力電圧を基準にした第１の制御信号及び第２の制
御信号を生成する生成部と、前記第１の制御信号の電圧
レベルを前記第２の直流電圧源の出力電圧を基準にして
変換して第１の出力信号を出力する第１の信号レベル変
換部と、前記第２の制御信号の電圧レベルを前記第２の
直流電圧源の出力電圧を基準にして変換して第２の出力
信号を出力する第２の信号レベル変換部と、前記第１の
出力信号に基づいて、前記第２の直流電圧源の出力電圧
を基準とした第１の駆動信号を前記第１のスイッチング
素子に供給して、前記第１のスイッチング素子をオン又
はオフさせる第１の駆動部と、前記第２の出力信号に基
づいて、前記第２の直流電圧源の出力電圧を基準とした
第２の駆動信号を前記第２のスイッチング素子に供給し
て、前記第２のスイッチング素子をオン又はオフさせる
第２の駆動部と、を含む。前記第１の信号レベル変換部
及び前記第２の信号レベル変換部のうちの少なくとも一
つは、前記第２の直流電圧源の出力電圧及び前記第３の
直流電圧源の出力電圧のうちの少なくとも一つが所定の
電圧レベルより低い場合に、前記第１及び第２の制御信
号に無関係に前記第１又は第２のスイッチング素子をオ
フさせるオフ部を含む。
【作用】このインバータ装置も、従来のインバータ装置
と同様に、前記第１又は第２の直流電圧源の立ち上げ時
あるいは前記第１又は第１の直流電圧源の瞬時停電時な
どの場合には、前記生成部等は論理不定状態となる。し
かし、このインバータ装置によれば、その場合には、前
記オフ部によって前記第１及び第２の制御信号と無関係
に前記第１又は第２のスイッチング素子がオフ状態にさ
れ、したがって、前記第１及び第２のスイッチング素子
が同時に点弧されて同時にオン状態になることが防止さ
れる。前記オフ部は、前記第２の直流電圧源の出力電圧
と前記第３の直流電圧源の出力電圧との電圧差が第１の
所定の値以下の場合に、前記第１及び第２の制御信号に
無関係に前記第１又は第２のスイッチング素子をオフさ
せるユニットを含むことができる。前記第１の信号レベ
ル変換部及び前記第２の信号レベル変換部のうちの少な
くとも１つは、前記第２の直流電圧源の出力電圧と前記
第３の直流電圧源の出力電圧との電圧差が第２の所定の
値以上の場合に、前記第１及び第２の制御信号に無関係
に前記第１又は第２のスイッチング素子をオフさせるユ
ニットを含むことができる。この場合には、次の利点も
得られる。すなわち、前記第２の直流電圧源の出力電圧
と前記第３の直流電圧源の出力電圧との電圧差が第２の
所定の値以上の場合に、前記第１及び第２の制御信号に
無関係に前記第１又は第２のスイッチング素子がオフ状
態にされる。したがって、前記第２の直流電圧源の出力
電圧が許容値以上に高くなった場合などには、インバー
タの出力が停止される。このため、前記第２の直流電圧
源の出力電圧が許容値以上に高くなるとすれば、前記第
１又は第２のスイッチング素子に与えられる前記第１又
は第２の駆動信号が許容値より大きくなり、前記第１又
は第２のスイッチング素子の信頼性を低下する点及びイ
ンバータの負荷が短絡したときの短絡電流が増加する点
などで、不都合が生ずるが、このような不都合が解消さ
れる。前記オフ部は、前記第２の直流電圧源に直列に接
続されたｐチャンネルMOSFET及びｎチャンネルMOSFETを
有し、前記ｐチャンネルMOSFETのゲートとソースとの間
に前記第２の直流電圧源の出力電圧と前記第３の直流電
圧源の出力電圧との電圧差が印加され、前記ｎチャンネ
ルMOSFETのゲートとソースとの間に前記第１又は第２の
制御信号が印加されることができる。この場合、前記オ
フ部は前記ｎチャンネルMOSFETのドレインとソースとの
間に並列に接続された抵抗を有してもよいし、前記ｎチ
ャンネルMOSFETのドレインとソースとの間に並列に接続
されたMOSFETを有してもよい。
【実施例】図１に本発明の一実施例によるインバータ装
置の一実施例を示す。図１において、ＱT，ＱBのスイッ
チング素子からなるインバータは主電源１３から加えら
れる直流電圧Ｅを交流電圧に変換する。ＱT，ＱBはそれ
ぞれ駆動回路１０及び８でオン或いはオフの状態に制御
される。ここで、信号レベル変換回路１−２の出力信号
は、レベルシフト回路９により電圧レベルが変換されて
上アーム駆動回路１０に伝達されるＱT，ＱBはそれぞれ
駆動電源１２と１４の電圧がゲート，エミッタ間に印加
されターンオンする。制御回路（制御信号生成回路）７
は制御電源１１を電源とし、外部からの入力信号Ｓinに
応じてＱB，ＱTをオン或いはオフ状態とするための制御
信号であるロジック信号を発生する。尚、制御電源１１
の電圧は駆動電源１２の電圧に比べて小さい。以上は一
般的なインバータ回路に共通な構成要素である。ここ
で、本実施例では、制御回路７が出力するＱB，ＱTをオ
ン或いはオフ状態とするためのロジック信号を破線で囲
んだ回路構成の信号レベル変換回路１−１，１−２を介
して駆動回路８とレベルシフト回路９にそれぞれを伝達
する。信号レベル変換回路１−１，１−２は、駆動電源
１２に直列に接続されたｐチャンネルMOSFET３とｎチャ
ンネルMOSFET２、これらのMOSFET２，３に共通なドレイ
ン端子の電圧を入力とした駆動電源１２に直列に接続さ
れたＣＭＯＳロジックインバータ（ｐチャンネルMOSFET
４とｎチャンネルMOSFET５）、及びｎチャンネルMOSFET
２のドレイン，ソース間に接続された抵抗６で構成され
る。ｐチャンネルMOSFET３のゲート端子は制御電源１１
の正極に接続され、ｐチャンネルMOSFET３のゲート，ソ
ース間には駆動電源１２の電圧ＶCCと、制御電源１１の
電圧ＶDDとの電圧差が印加される。また、ｎチャンネル
MOSFET２のゲート，ソース間には制御回路７が出力する
電圧振幅がＶDDのロジック信号が印加される。この信号
レベル変換回路１−１，１−２はｐチャンネルMOSFET３
のゲート，ソース間にＶCCとＶDDとの電圧差（ＶCC−Ｖ
DD）が印加された状態で、制御回路７からｎチャンネル
MOSFET２のゲート，ソース間にハイレベルのロジック信
号（電圧振幅ＶDD）が印加されると、MOSFET３と２に共
通なドレイン端子の電圧はローレベル（０Ｖ）になり、
ＣＭＯＳロジックインバータの出力はハイレベル(ＶCC)
になる。一方、ｎチャンネルMOSFET２のゲート，ソース
間にローレベルの信号（０Ｖ）が印加されると、ＣＭＯ
Ｓインバータの出力はローレベル（０Ｖ）となる。この
ように、信号レベル変換回路１−１，１−２は、駆動電
源１２、及び制御電源１１の電圧が所定の値において
は、制御回路７の出力信号の電圧振幅を増幅し、駆動回
路８、或いはレベルシフト回路９に伝達する働きを持
つ。ここで、ＱB，ＱTをオン状態にする時のレベル変換
回路１−１，１−２の出力論理は、本発明が目的とする
駆動電源１２，制御電源１１の電圧低下時の論理不定に
よるスイッチング素子ＱB，ＱTの同時点弧を防止するよ
うに適切に定められる。本実施例では、レベル変換回路
１−１の出力がハイレベルの場合にＱB がオンし、レベ
ル変換回路１−２の出力がローレベルの場合にＱT がオ
ンするというように、ＱB，ＱTのいずれか一方のスイッ
チング素子はレベル変換回路の出力が正論理、他方のス
イッチング素子はレベル変換回路の出力が負論理でオン
するように駆動回路８，１０，レベルシフト回路９が構
成されている。次に、信号レベル変換回路１−１，１−
２の動作原理を図２（ａ）乃至（ｃ）を用いて説明す
る。図２（ａ）は説明の便宜上基本的には図１の一部の
回路部分を取り出して示したものである。図２（ａ）
で、破線で囲んだ信号レベル変換回路１の構成は図１の
１−１、または１−２と同じであり、ｐチャンネルMOSF
ET３のゲート，ソース間電圧をＶGP，制御回路７からｎ
チャンネルMOSFET２のゲート，ソース間に印加される電
圧をＶS ，ＣＭＯＳインバータの出力電圧をＶout と表
わすものとする。図２（ａ）の構成で図１と異なるの
は、制御電圧ＶDDを作る基準電圧回路１１である。図１
で制御電源１１は駆動電源１２とは独立した電源である
が、図２（ａ）では基準電圧回路１１は駆動電源１２を
電源とし、駆動電圧ＶCCの電圧より小さく、ＶCC＞ＶDD
の条件においては、ＶCCの電圧変動に依存しない制御電
圧ＶDDを作る回路である。図２(b)はＶCCとＶDDとの関
係、及び両者の電圧差であるＶGP)＝ＶCC−ＶDD）とＶ
CCとの関係を表わしている。この例では、図２(b)に示
すようにＶDDはＶCCが小さい状態ではオフセットを持ち
０Ｖである。このオフセットを過ぎるとＶDDはＶCCに対
して指数関数的に上昇し、その後一定電圧に落ち着く。
ここで、ＶDDが指数関数的に上昇して行く期間中は制御
回路７にとって電圧源が確立されていない論理不定状態
にある。本実施例では、ＶDDとＶCCの電圧がそれぞれ確
立されたかどうかを判定するために両者の電圧差である
ＶGPを用いる。ＶGPとＶCCの関係は、同図に破線で示す
ような特性となる。ここで、ＶDDとＶCCの電圧がいずれ
も確立されていない期間では、ＶGPは図中に一点鎖線で
示すｐチャンネルMOSFET３のゲートしきい値電圧Ｖthp
以下であるように設定する。次に、図２(c）にはＣＭＯ
Ｓインバータの出力電圧Ｖout とＶCCの関係を示す。図
２(c）で、制御回路７からｎチャンネルMOSFET２のゲー
トに印加されるロジック信号ＶS はローレベル、即ち０
Ｖであるものとする。その結果、ｎチャンネルMOSFET２
はオフ状態にあり、図２(b）に示したＶGP＜Ｖthp の範
囲ではｐチャンネルMOSFET３もまたオフ状態にある。こ
の時、ｎチャンネルMOSFET２に並列に接続された抵抗６
の値がオフ状態にあるｐチャンネルMOSFET３の抵抗値よ
り小さく設定してあるので、ＣＭＯＳインバータ（４と
５）のゲート電圧はローレベルとなる。この結果、図２
(c）に示すようにＶCCがｐチャンネルMOSFET４のゲート
しきい値電圧Ｖthp より大きい範囲では、出力Ｖout は
ハイレベルになる。図２(c）で、ＶCC＞Ｖthp，ＶGP＜
Ｖthpの範囲ではＶout の電圧はＶCCに等しいが、これ
はＶout が制御回路７からの信号ＶS に関係せずハイレ
ベルであることを示している。その後、ＶCCの増加に依
存してＶDDが上昇しその電圧が制御回路７のロジックを
確立させるに必要な電圧値以上になった時、ＶGP＞Ｖth
p の条件が満足されるようにＶthp を選んでおく。この
結果、ｐチャンネルMOSFET３はオン状態になり、その抵
抗が抵抗６の値より小さく設定されているので、ＣＭＯ
Ｓインバータのゲート電圧はハイレベル、Ｖout は制御
回路７からの指令通りにローレベルになる。このよう
に、本実施例による信号レベル変換回路１−１，１−２
の出力電圧Ｖout は電源１１，１２が確立されていない
ＶGP＜Ｖthp の範囲では、制御回路７からの信号ＶS に
関係せずハイレベルを維持し、この期間中、図１に示し
たインバータ装置で正論理で駆動されるＱB はオン状態
となるが、負論理駆動のＱTはオフ状態であり、同時点
弧が発生することはない。次に、信号レベル変換回路１
−１，１−２の他の例とその動作原理を図３(a)乃至(c)
に示す。図３(a)の構成で、ｐチャンネルMOSFET３，ｎ
チャンネルMOSFET２、及びＣＭＯＳインバータ（４，
５）の接続は図２Ａの実施例と同じであり、ｐチャンネ
ルMOSFET３のゲート，ソース間電圧をＶGP，制御回路７
からｎチャンネルMOSFET２のゲート，ソース間に印加さ
れる電圧をＶS ，ＣＭＯＳインバータの出力電圧をＶou
t と表わすことについても図２(a)と同様である。図２
(a)の構成と異なるのは、ｎチャンネルMOSFET２のドレ
イン，ソース間に並列に接続された抵抗６が図３(a）で
はｎチャンネルMOSFET１５になっている点である。ｎチ
ャンネルMOSFET１５のゲート端子はＣＭＯＳインバータ
の出力端子に接続している。図３(b)に示すＶCCとＶDD
及びＶGPとの関係は図２(b)と同じであり、説明は省略
する。図３(c)に示すＣＭＯＳインバータの出力電圧Ｖo
ut とＶCCの関係は図２(c)と異なっている。ここでも、
図２(c）と同様に制御回路７からｎチャンネルMOSFET２
のゲートに印加されるロジック信号ＶS はローレベルで
あるものとする。図３(c）においても、ＶS はローレベ
ルであることからｎチャンネルMOSFET２はオフ状態にあ
り、図３(b）に示したＶGP＜Ｖthp の範囲ではｐチャン
ネルMOSFET３もまたオフ状態にある。この時、ｎチャン
ネルMOSFET１５がオフ状態にあるとすればＣＭＯＳイン
バータ(４と５)のゲート電圧はハイ或いはローレベルの
いずれの状態にも固定されておらず、その出力Ｖout は
０ＶとＶCCの間で不定状態となる。但し、Ｖout は駆動
電源電圧ＶCCの増加に依存して上昇し、Ｖoutの電圧が
ｎチャンネルMOSFET１５のゲートしきい値電圧Ｖthn′
を越えるとｎチャンネルMOSFET１５はオン状態となる。
この結果、ＣＭＯＳインバータのゲート端子はローレベ
ルとなり、その出力Ｖout は不定状態を脱してハイレベ
ルに固定される。このＶout がハイレベルの状態は図２
(c）と同様に駆動電源１２と基準電圧回路１１の電圧が
確立しＶGP＞Ｖthp となるまで続く。ここで説明を簡単
化するため、出力Ｖout が０ＶとＶCCの間で不定状態で
ある期間は、ｐチャンネルMOSFET４とｎチャンネルMOSF
ET５でＶCCが均等に分圧され、Ｖout の値はＶCC／２で
あるものと仮定する。この仮定によれば、本実施例のＶ
out の特性は図３(c）に示すようにＶout がＶS に依存
せずハイレベルとなる期間は、ＶCC＞２Ｖthn′の条件
とＶGP＜Ｖthpの条件で囲まれた期間であることがわか
る。この期間が図２(c)とは異なっている。このよう
に、本実施例による信号レベル変換回路の出力電圧Ｖou
t はＶCC＞２Ｖthn′、及びＶGP＜Ｖthpの両条件で囲ま
れた、電源電圧が確立されていない範囲では、制御回路
７からの信号ＶS に関係せずハイレベルを維持し、この
期間中、図１に示したインバータ装置で正論理で駆動さ
れるＱB はオン状態となるが、負論理駆動のＱT はオフ
状態であり、同時点弧が発生することはない。図２
（ａ）の構成ではｐチャンネルMOSFET３がオンした後、
その電流が抵抗６に流れ込み、省電力化を図るには抵抗
６の値をかなりの高抵抗にする必要がある。しかしなが
ら、こうした高抵抗は回路をＩＣ化する場合にはチップ
面積を増加させる。その点、図３（ａ）では、抵抗６の
代わりにｎチャンネルMOSFET１５を用いており、ＩＣ化
に適した回路であることが特徴である。以上が、駆動電
源１２、及び制御電源１１の電圧が低い場合に起こる制
御回路７の論理不定によるインバータ上下アームスイッ
チング素子ＱB，ＱTの同時点弧を防止する信号レベル変
換回路である。ここで、本実施例による信号レベル変換
回路１−１，１−２の別の動作について述べる。図４
(b)及び(c)は駆動電源１２の電圧が許容値以上になった
場合に、上下アームスイッチング素子ＱB，ＱTのいずれ
か一方をオフ状態にするレベル変換回路１−１，１−２
の動作原理を示す。図４（ａ）に示す回路構成は図２
（ａ）に示したものと全く同一であり、図４（ａ）は図
４（ｂ）及び図４（ｃ）と対照する便宜上、図２（ａ）
と同一の回路を示したものである。図４（ｂ）には図２
（ｂ）と同じように、駆動電源電圧ＶCCと基準電圧回路
の出力電圧ＶDDの関係、及びｐチャンネルMOSFETのゲー
ト，ソース間に印加されるＶCCとＶDDの電圧差ＶGPの関
係を示す。図４（ｂ）及び（ｃ）で、ＶCC′は駆動電源
１２の定格出力電圧、Ｖｂは駆動電源１２の許容電圧を
表わすものとする。ここで、本実施例のこの動作を述べ
る前に駆動電源１２の許容電圧Ｖｂについて説明する。
一般に、パワーMOSFETやＩＧＢＴ等の電圧駆動型素子で
はゲート端子に印加される駆動電圧は高いほど素子のオ
ン抵抗は低く、低損失化に効果がある。また、これらの
素子はゲート電圧で決まる飽和電流以上の電流を流さな
いため、負荷短絡事故等においても素子自身で電流を制
限する自己限流作用を持つ。しかしながら、ゲート電圧
が高すぎると飽和電流も大きくなり、上述の負荷短絡時
には過大な電流が流れ危険である。また、これらの素子
のゲート，ソース間（ＩＧＢＴの場合はゲート，エミッ
タ）間の耐電圧はドレイン，ソース(コレクタ，エミッ
タ)間の耐電圧ほど高くない。そこで、高すぎるゲート
電圧は素子の信頼性を低下させる恐れがある。そこで、
ここでは上記２点の理由からゲート電圧の上限を決め、
低い方の値を許容電圧と定義するものである。図４
（ｂ）において、基準電圧回路１１の出力電圧ＶDDは、
図２（ｂ）に示したようにＶCCの立上り時においてはＶ
CCに依存して指数関数的に増加するが、ＶCCが充分大き
くなると一定値に落ち着く。また。その後はＶCCが増加
しても一定値を維持し、ここではＶDDが一定値を維持し
た状態を示している。或いは、ＶDDが基準電圧回路の電
圧ではなく、図１に示したように独立な電圧源としても
同様な特性が得られる。ＶCCとＶDDの電圧差ＶGPは図４
（ｂ）に破線で示すように、ＶCCの増加に依存して上昇
して行く。ここで、ＶGPをゲート，ソース間に印加され
るｐチャンネルMOSFET３のオン抵抗をＲｐ、制御回路７
からハイレベルのロジック電圧（ＶS ＝ＶDD）を印加さ
れた時のｎチャンネルMOSFET２のオン抵抗をＲｎ、抵抗
６の抵抗値をＲ６とする。図２（ｃ）に関して述べたよ
うに、レベル変換回路１−１，１−２、制御回路７から
ハイレベルのロジック信号が印加されるとその出力Ｖou
tはハイレベルになることから、本来、ＲｐはＲｎとＲ
６の並列抵抗値より高く設計される。しかしながら、Ｖ
GPが増加するにつれてＲｐは減少し、やがてＲｐはＲｎ
とＲ６の並列抵抗値より低くなる。この時のＶGPの値を
Ｖｏと表わすものとする。本実施例では、ＶGPがＶｏに
達するときのＶCCの電圧は上述の定格電圧ＶCC′より大
きく、かつ許容電圧Ｖｂより小さくなるようにｐチャン
ネルMOSFET３とｎチャンネルMOSFET２を選ばれている。
以上のように選ぶことによって、信号レベル変換回路１
−１，１−２の動作は図４（ｃ）に示すようになる。こ
の図は、制御回路７からハイレベルのロジック電圧がｎ
チャンネルMOSFET２のゲートに印加された状態を表わし
ている。本来、出力Ｖout はハイレベル（Ｖout ＝
ＶCC）になるものであるが、ＶGP＞Ｖｏにおいては、制
御回路７からのロジック電圧に依存せず、Ｖout はロー
レベルとなっている。このように、本実施例の信号レベ
ル変換回路によれば、ＶCCが許容電圧Ｖｂに達する前
に、上下アームスイッチング素子ＱB，ＱTに対するレベ
ル変換回路１−１，１−２の出力をローレベルにして、
いずれか一方の正論理駆動回路の素子をオフ状態とし、
インバータの出力を遮断する。図５は、本発明を三相イ
ンバータ装置に適用した例である。図５で下アーム駆動
回路８,レベルシフト９,上アーム駆動回路１０からなる
構成を一相分駆動回路１６−１とし、同じ構成の回路を
１６−２，１６−３に備える。制御回路７の電源である
制御電圧ＶDD１１は駆動電源ＶCC１２に比べて小さい電
圧を出力する。制御回路７がＵ相下アームスイッチング
素子ＱBUを駆動する信号は、図２（ａ）、或いは図３
(ａ)に示した構成と同様なレベル変換回路１−１で電圧
振幅が駆動電源ＶCCに等しいロジック信号に変換され、
下アーム駆動回路８に伝達される。同じく、Ｕ相上アー
ムスイッチング素子ＱTUを駆動する信号は、レベル変換
回路１−２で電圧振幅が駆動電源ＶCC１２に等しいロジ
ック信号に変換され、レベルシフト９に伝達される。こ
こで、下アーム駆動回路８はレベル変換回路１−１から
ハイレベルの信号を受けた時ＱBUをオンさせる正論理駆
動であり、レベルシフト９はレベル変換回路１−２から
ローレベルの信号を受けた時ＱTUをオンさせる負論理駆
動である。同様に、レベル変換回路１−３，１−５はそ
れぞれＱBV，ＱBWに正論理の駆動信号を伝達し、変換回
路１−４，１−６はＱTV，ＱTWに負論理の駆動信号を伝
達する。コンデンサ１８は上アーム駆動回路に共通な電
源である。上アーム電源自給回路１７はコンデンサ１８
を充電させる手段である。また、制御回路７はマイコン
１９から指令信号が入力される。尚、図５中に、Ｕ相出
力端子から負荷２０を通ってＶ相出力端子に流れ込む電
流をＩで表す。次に、図６を用いて、図５に示したイン
バータ装置の、駆動電源低下時の動作を説明する。図６
で、駆動電源ＶCCは本来、電圧が一定であるが、ここで
は途中で電圧が低下し、その後一定電圧に回復するもの
とする。これに対して、制御電源はＶCCの電圧低下期間
中においても一定な電圧ＶDDを維持する。この結果、図
２（ａ）に示したレベル変換回路内のｐチャンネルMOSF
ET３のゲート電圧ＶGP（但し、ＶGPは前述のようにＶCC
とＶDDの電圧差に等しい）は、ＶCCの電圧低下に依存し
て減少する。ここでは、時刻ｔ1 からｔ2 までの期間は
ＶGPはｐチャンネルMOSFET３のゲートしきい値電圧Ｖth
p 以下になるものとする。マイコン１９から制御回路７
に入力される各素子の駆動指令として、図６ではＱTUと
ＱBVをオンさせる信号が入力されているとすると、レベ
ル変換回路１−１から１−６はＶGP＜Ｖthp となる期間
中、入力信号に関係無くハイレベル状態を維持する。こ
のため、本来、負論理駆動であるレベル変換回路１−４
の出力はハイレベルに変わり、ＱTUはオフ状態とする。
また、上記期間中は負荷電流Ｉは遮断される。なお、こ
こで負荷には通常ファン等を駆動するモータが接続され
るが、特にモータ内に前記インバータを内蔵できるた
め、エヤーコンディショナ等に用いることにより装置の
小型化を図ることができる。以上のように、図５に示し
たインバータ装置では駆動電源の電圧が低下した際に、
入力信号に関わらず各相の上下アーム出力段素子のいず
れか一方の素子をオフ状態に維持し、負荷電流を安全に
遮断させる。図７には駆動電源電圧が一定で、制御電源
の電圧ＶDDが低下した時の図５に示したインバータ装置
の動作を示す。この場合には、ｐチャンネルMOSFET３の
ゲート電圧ＶGPは、ＶDDの電圧低下に依存して増加す
る。尚、図７では、時刻ｔ3 からｔ4 までの期間はＶGP
は図４（ｂ）に示したＶ0 以上になるものとする。この
結果、マイコン１９から制御回路７に入力される各素子
の駆動指令としてＱTUとＱBVをオンさせる信号が入力さ
れている状態においても、図４の説明で述べたようにレ
ベル変換回路１−１から１−６はＶGP＞Ｖ0 となる期間
中、入力信号に関係無くローレベル状態を維持する。こ
のため、正論理駆動であるレベル変換回路１−１の出力
はローレベルに変わり、ＱBVはオフ状態となって負荷電
流Ｉは遮断される。
【発明の効果】以上述べたように、本発明によれば、イ
ンバータ装置の駆動電源或いは制御電源の電圧が低下し
た際、または、駆動電源と制御電源の電圧差が許容値以
下の場合に、論理不定状態となっても入力信号に関わら
ず、上下アームスイッチング素子のいずれか一方はオフ
状態に維持され同時点弧が発生することは無く、装置の
安全性を高める効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例によるインバータ装置を示す
電気回路図である。
【図２】図１中の実質的に一部の回路部分を示す電気回
路図とその動作を示す図である。
【図３】本発明の他の実施例の電気回路図とその動作を
示す図である。
【図４】本発明の他の実施例の電気回路図とその動作を
示す図である。
【図５】本発明の他の実施例によるインバータ装置を示
す電気回路図である。
【図６】図５に示したインバータ装置の動作を示す図で
ある。
【図７】図５に示したインバータ装置の他の動作を示す
図である。
【図８】従来のインバータ装置を示す電気回路図であ
る。
【符号の説明】
１…信号レベル変換器、２，５，１５，…ｎチャンネル
MOSFET、３，４…ｐチャンネルMOSFET、６…抵抗、７…
制御回路、８…下ア−ム駆動回路、９…レベルシフト回
路、１０…上ア−ム駆動回路、１１…制御電源、１２…
駆動電源、１３…主電源、１４…上ア−ム駆動電源、１
６…一相分駆動回路、１７…上ア−ム電源自給回路、１
８…コンデンサ、１９…マイコン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 知行 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (72)発明者 和田 雅行 茨城県日立市幸町三丁目１番１号 株式 会社 日立製作所 日立工場内 (56)参考文献 特開 昭61−173678（ＪＰ，Ａ) 特開 昭64−85581（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 7/48

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の直流電圧源に対して直列に接続した
    第１のスイッチング素子（Ｑ T ）及び第２のスイッチン
    グ素子（Ｑ B ）と、該スイッチング素子を駆動する駆動
    回路と、該駆動回路を制御する制御信号を生成する制御
    回路とを備えた インバータ装置において、 第２の直流電圧源と、 出力電圧（ＶDD）が前記第２の直流電圧源の出力電圧
    （ＶCC）より小さい第３の直流電圧源とを備え、前記制御回路が前記第３の直流電圧源を電源にしてい
    て、 外部から与えられる指令信号に基づいて、前記第３
    の直流電圧源の出力電圧（ＶDD）を基準にした第１の制
    御信号及び第２の制御信号を生成する回路であって、 前記制御回路と駆動回路との間に信号レベル変換回路を
    備えており、 該信号レベル変換回路が、 前記第１の制御信号の電圧レ
    ベルを前記第２の直流電圧源の出力電圧（ＶCC）を基準
    にして変換した第１の出力信号を出力する第１の信号レ
    ベル変換回路と、 前記第２の制御信号の電圧レベルを前記第２の直流電圧
    源の出力電圧(ＶCC）を基準にして変換した第２の出力
    信号を出力する第２の信号レベル変換回路とを備え、 前記駆動回路が、 前記第１の出力信号に基づいて、前記
    第２の直流電圧源の出力電圧（ＶCC）を基準とした第１
    の駆動信号を前記第１のスイッチング素子（ＱT ）に供
    給して、前記第１のスイッチング素子（ＱT ）をオン又
    はオフさせる第１の駆動手段と、 前記第２の出力信号に基づいて、前記第２の直流電圧源
    の出力電圧（ＶCC）を基準とした第２の駆動信号を前記
    第２のスイッチング素子（ＱB ）に供給して、前記第２
    のスイッチング素子（ＱB ）をオン又はオフさせる第２
    の駆動手段とを備えていて、 前記第１の信号レベル変換回路及び前記第２の信号レベ
    ル変換回路の少なくとも一つは、 前記第２の直流電圧源の出力電圧（ＶCC）と前記第３の
    直流電圧源の出力電圧（Ｖ DD ）との電圧差（Ｖ GP ）が前
    記信号レベル変換回路のｐチャンネルＭＯＳＦＥＴのゲ
    ートしきい値電圧（Ｖ thp ）より低い場合には、前記第
    １及び第２の制御信号に無関係に前記第１又は第２のス
    イッチング素子（ＱT，ＱB）をオフさせるオフ手段を含
    むことを特徴とするインバータ装置。
  2. 【請求項２】 請求項１において、前記第２の直流電圧源
    の出力電圧（Ｖ CC ）が前記ｐチャンネルＭＯＳＦＥＴの
    ゲートしきい値電圧（Ｖ thp ）より高く、かつ、前記第
    ２の直流電圧源の出力電圧(Ｖ CC )と前記第３の直流電圧
    源の出力電圧（Ｖ DD ）との電圧差（Ｖ GP ）がｐチャンネ
    ルＭＯＳＦＥＴのゲートしきい値電圧（Ｖ thp ）より低
    い場合には、前記第１及び第２の制御信号に無関係に前
    記第１又は第２のスイッチング素子（ＱT，ＱB）をオフ
    させるオフ手段を含むことを特徴とするインバータ装
    置。
  3. 【請求項３】請求項１において、前記オフ手段は、前記
    第２の直流電圧源に直列に接続されたｐチャンネルＭＯ
    ＳＦＥＴ及びｎチャンネルＭＯＳＦＥＴを有し、前記ｐ
    チャンネルＭＯＳＦＥＴのゲートとソースとの間に前記
    第２の直流電圧源の出力電圧（ＶCC）と前記第３の直流
    電圧源の出力電圧（ＶDD）との電圧差（Ｖ GP ）が印加さ
    れ、前記ｎチャンネルＭＯＳＦＥＴのゲートとソースと
    の間に前記第１又は第２の制御信号が印加されることを
    特徴とするインバータ装置。
  4. 【請求項４】請求項３において、前記オフ手段は、前記
    ｎチャンネルＭＯＳＦＥＴのドレインとソースとの間に
    並列に接続された抵抗を有することを特徴とするインバ
    ータ装置。
  5. 【請求項５】請求項３において、前記オフ手段は、前記
    ｎチャンネルＭＯＳＦＥＴのドレインとソースとの間に
    並列に接続されたＭＯＳＦＥＴを有することを特徴とす
    るインバータ装置。
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