KR100552441B1

KR100552441B1 - 스위치 소자 구동 장치 및 이를 이용한 ｄｃ/ｄｃ 컨버터

Info

Publication number: KR100552441B1
Application number: KR1020030037102A
Authority: KR
Inventors: 우메모토기요타카; 다케무라고
Original assignee: 로무 가부시키가이샤
Priority date: 2002-06-13
Filing date: 2003-06-10
Publication date: 2006-02-20
Also published as: US20030231011A1; TWI228860B; TW200406087A; KR20030096009A; JP2004023846A; JP4076376B2; CN1470968A; CN100412741C; US6954055B2

Abstract

본 발명에 따른 스위치 구동 장치는, 입력 신호에 따라, 제1 공급 전압 및 이 제1 공급 전압보다 낮은 제2 공급 전압 사이에 직렬 연결된 한 쌍의 전계-효과 트랜지스터의 온/오프(on/off) 상태를 제어하는 구동기, 및 상기 전계-효과 트랜지스터 각각에 장착된 바디 다이오드의 온/오프 상태를 검지하는 검출기를 포함한다. 상기 바디 다이오드의 어느 한 쪽이 온 상태인 것이 검지된 후에만 전계-효과 트랜지스터가 온으로 켜져서 입력 신호에 대응하는 출력을 생성시킨다. 이는 두 FET가 특성 및 종류와는 상관없이 동시에 온으로 켜지는 것을 확실하게 방지하는 것을 가능하게 한다.

Description

스위치 소자 구동 장치 및 이를 이용한 ＤＣ/ＤＣ 컨버터{SWITCHING DEVICE DRIVING APPARATUS AND DC/DC CONVERTER INCORPORATING THE SAME}

도 1은 본 발명의 FET 구동 장치를 이용한 동기-정류형 DC/DC 컨버터의 실시형태를 나타내는 회로도.

도 2a 및 2b는 FET 구동 장치(1)의 각 지점에서 관찰된 전압 파형을 나타내는 타이밍 차트.

본 발명은 두개의 상이한 전위(potential) 사이에 직렬 연결된 한 쌍의 전계 효과 트랜지스터(이하 FET)의 스위치 작동을 제어하는 구동 장치 및 이를 이용한 DC/DC 컨버터에 관한 것이다.

동기-정류형 DC/DC 컨버터는 동기 정류화를 달성하기 위해서 스위치 소자로 기능하도록 상이한 두 전위 사이(입력 전위 및 접지 전위 사이)에 직렬 연결된 한쌍의 FET를 포함하며, LC 필터를 통해 이 FET 사이의 노드로부터 원하는 전압을 출력한다. 이같은 동기-정류형 DC/DC 컨버터는 이 FET의 스위치 작동을 제어하는 FET 구동 장치를 이용한다. 또한, 상기 구동 장치는 두 FET가 동시에 온으로 켜지는 것 을 방지하는 기능이 마련되어 있다. 그 이유는, 관통-전류가 두 FET를 통해 흐르는 경우, 소자가 파괴되거나 또는 변환 효율이 저하되기 때문이다.

두 FET가 동시에 온으로 켜지는 것을 방지하는 방법으로는, 한 FET가 오프에서 온 상태로 바뀌는 타이밍을 다른 FET가 온에서 오프 상태로 바뀌는 타이밍보다 상대적으로 지연시키므로써 양 FET가 동시에 오프 상태인 주기를 확보하여 이 "동시-오프"상태인 주기가 경과된 후에 두 FET가 온 또는 오프로 스위치되도록 하는 것이다. 이를 달성하기 위해, 통상의 FET 구동 장치는 (1) CR 타임 컨스탄트 회로(CR time constant circuit) 및 복수의 인버터를 포함하는 지연 회로를 형성함, (2) 게이트 전압 생성에 사용된 삼각파의 슬라이스 레벨을 변경함, (3) 다른 게이트 전압을 모니터한 결과에 따라 게이트 전압을 제어함, 및 (4) 코일 단자 전압 및 로우-측(low-side) FET의 게이트 전압을 모니터한 결과에 따라 상기 게이트 전압을 제어하는 기술(미국특허 5,757,173) 중 하나를 채택한다. 이 기술들은 양 FET가 동시에 오프되는 주기를 확보하는데 기여한다.

FET 구동 장치가 상술된 바와 같이 구성된다면, 두 FET가 동시에 온으로 켜지는 것을 방지할 수 있는 것이 사실이다.

그러나, 상기 기술 (1) 또는 (2)를 채택한 FET 구동 장치에서는, FET가 온 또는 오프 상태인지 모니터되지 않은체 소정 시간이 동시-오프 주기로 사전 설정된다. 이에 따라, 두 FET가 동시에 온으로 켜지는 것을 확실하게 방지하기 위해서는, 실제 구동된 특정 FET에 대해 동시-오프 주기의 길이를 최적화하는 것이 필요하다는 불편함이 있다. 특히, 실제 구동된 FET가 외부적으로 끼워맞춰진 것인 경우(대- 전류 DC/DC 컨버터), 소자 특성 및 종류의 다양함이 FET 구동 장치에 제공된 IC의 다양함과는 완전히 독립적이다. 이는 동시-오프 주기에 충분한 마진을 부여하기 어렵고, 변환 효율의 저하를 초래한다.

상기 기술 (3) 또는 (4)을 채택한 FET 구동 장치에서는, FET가 온 또는 오프 상태인지 게이트 전압에 따라 검지된다. 이에 따라, FET의 턴-온/오프 지연(즉, 게이트 전압이 변한후 출력 전압이 변할때까지의 지연)에 대해서는 전혀 고려되지않는다. 결과적으로, 게이트 전압을 모니터한다해도, 마찬가지로 실제 구동된 특정 FET에 대해 동시-오프 주기의 길이를 최적화하는 것이 필요하다는 불편함이 있다. 상기 턴-온/오프 지연은 FET마다 크게 다르므로, 일반적으로 FET의 기술시 실제값이 아니라 전형값(최대값)이 주어진다. 따라서, 동시-오프 주기의 길이가 주어진 타입의 FET의 기술시 표기된 바를 근거로 결정된다해도, 실제로는 변환 효율의 저하가 초래되기도 한다. 예를 들어, 실제값이 30[nm]이고 전형값이 200[ns]인 경우, 두 FET는 170[ns]일 때 동시 오프 상태로 불필요하게 유지된다.

또한, 상기 기술(4)를 채택한 FET 구동 장치는, 양 FET가 동시에 오프 상태일 때, 전류가 정방향(접지에서 출력 단자 방향)으로 코일을 통해 흐르는 경우에만 적절하게 기능한다. 즉 상기 FET 구동 장치는, 양 FET가 동시에 오프 상태일 때, 전류가 부방향(즉 출력 단자에서 접지 방향)으로 코일을 통해 흐르는 경우에는 적절하게 기능하지않는다는 불편함이 있다. 그 이유는, 하이측(high side) FET에 장착된 바디 다이오드가 온 상태이고, 이에 따라 코일 단자 전압이 입력 전압 부근에 잔류되기 때문이다. 그러므로 이같은 타입의 FET 구동 장치는 코일 전류의 방향이 작동시 스위치되어야 하는 부하(예컨대 전압-공급-가변 IC(variable-supply-voltage IC) 또는 DDR-SDRAM(double-data-rate synchronous dynamic random-access memory))에 전원을 공급하는 DC/DC 컨버터에서 비실용적이다.

본 발명의 목적은 소자의 특성 및 종류와 상관없이 두 FET가 동시에 온으로 켜지는 것을 확실하게 방지하는 스위치 소자 구동 장치를 제공하며, 이 구동 장치를 이용한 DC/DC 컨버터를 제공하는 것이다.

이 목적을 달성하기 위해서, 본 발명에 따른 스위치 소자 구동 장치는 제1 공급 전압 및 이 제1 공급 전압보다 낮은 제2 공급 전압 사이에 직렬 연결된 한 쌍의 전계-효과 트랜지스터의 온/오프 상태를 입력 신호에 따라 제어하는 구동기; 및 각 전계-효과 트랜지스터에 장착된 바디 다이오드의 온/오프 상태를 검지하는 검출기가 제공된다. 여기서 바디 다이오드의 어느 한 쪽이 온 상태인 것으로 검지된 후에만 상기 한쌍의 전계-효과 트랜지스터가 각각 온으로 켜져서 입력 신호에 대응하여 출력을 생성한다.

본 발명의 특성 및 목적은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.

도 1은 본 발명의 FET 구동 장치를 이용한 동기-정류형 DC/DC 컨버터의 실시형태를 나타내는 회로도이다. 도시된 바와 같이, 본 실시형태의 동기-정류형 DC/DC 컨버터는 동기 정류화를 달성하기 위해 스위치 소자로 기능하도록 두 상이한 전위(입력 전위 VIN 및 접지 전위 GND) 사이에 직렬 연결된 한 쌍의 N-채널 MOS FET N1 및 N2(이하 FET N1 및 N2)를 포함한다. 원하는 출력 전압 VOUT은 FET N1 빛 N2 사이의 노드로부터 (코일 L1 및 캐패시터 C1으로 구성된)LC 필터를 통해 획득된다.

FET N1의 드레인은 공급 전압 라인과 연결되며, FET N2의 소스는 접지된다. FET N1의 소스 및 FET N2의 드레인은 상호 연결되며, 이들의 노드 "a"는 코일 L1의 한 단부와 연결된다. 코일 L1의 다른 단부는 출력 단자와 안결되며, 캐패시터 C1을 통해 접지된다. FET N1 및 N2는 이들의 소스 및 드레인 사이(보다 정확하게는 백게이트 및 드레인 사이)에 장착된 바디 다이오드 BD1 및 BD2(이하 다이오드 BD1 및 BD2)를 각각 포함한다.

FET N1 및 N2의 스위치 작동은 FET 구동 장치(1)에 의헤 제어된다. 이 FET 구동 장치(1)는 양 FET N1 및 N2가 동시에 오프일 때 다이오드 BD1 및 BD2 중 어느 하나가 온인 사실을 착안하여, 다이오드 BD1 및 BD2가 온 상태임을 검지하자마자 FET N1 및 N2 중 하나를 온으로 켜는 구성이다.

특히, 본 실시형태에서, FET 구동 장치(1)는 리셋-우선형 SR 플립플롭(reset-priority SR flip-flop) SR1 및 SR2, 비교기 CMP1 및 CMP2(본 실시형태에서는, 자기 이력 현상을 가진 고속 비교기), 직류 전압 소스 E1 및 E2, 인버터 INV1 및 INV2, 원-쇼트 바이브레이터 OSV1, AND 회로 AND1, 및 OR 회로 OR1, OR2, OR3을 포함한다.

FET N1 및 N2을 구동하기 위한 PWM(pulse-width modulation) 신호가 인가된 PWM 입력 단자는, 인버터 INV1을 이용하여 플립 플롭 SR1의 리셋 단자(R)와 연결되는 한편, AND 회로 AND1의 입력 단자 및 OR 회로 OR1의 입력 단자와 각각 직접 연결된다.

저전압으로 인한 오동작을 방지하기 위한 UVLO(undervoltage lockout) 신호가 인가된 UVLO 입력 단자는, AND 회로 AND1의 그외 입력 단자와 연결된다. AND 회로 AND1의 출력 단자는 원-쇼트 바이브레이터 OSV1의 입력 단자와 연결된다. UVLO 입력 단자는 또한 인버터 INV2를 통해 OR 회로 OR1의 그외 입력 단자와 연결된다. OR 회로 OR1의 출력 단자는 플립플롭 SR2의 리셋 단자(R)와 연결된다.

비교기 CMP1의 비-반전형 입력 단자(+)는 노드 "a:와 연결되며, 비교기 CMP1의 반전형 입력 단자(-)는 직류 전압원 E1의 양극 단자와 연결된다. 직류 전압원 E1의 음극 단자는 공급 전압 라인과 연결된다. 직류 전압원 E1은 다이오드 BD1의 온-상태 전압 Vf(예턴대 0.7[V])보다 소정 전압 α(예컨대 0.3[V])만큼 낮은 전압을 생성하도록 설정된다. 이에 따라, 비교기 CMP1는 노드 "a"에서 전압 Va를 임계 전압 VIN+Vf-α과 비교한다. 이는 다이오드 BD1의 온 상태를 보다 신속하고 확실하게 검지하도록 한다.

비교기 CMP2의 반전형 입력 단자(-)는 노드 "a"와 연결되며, 비교기 CMP2의 비-반전형 입력 단자(+)는 직류 전압원 E2의 양극 단자와 연결된다. 직류 전압원 E2의 음극 단자는 접지된다. 직류 전압원 E2는 접지 전위 GND에서 다이오드 BD2의 온-상태 전압 Vf을 뺀 전압보다 소정 전압 α만큼 높은 전압을 생성하도록 설정된다. 이에 따라, 비교기 CMP2는 전압 Va을 임계 전압 GND-Vf+α과 비교한다. 이는 다이오드 BD2의 온 상태를 보다 신속하고 확실하게 검지하도록 한다.

비교기 CMP1 및 CMP2의 출력 단자는 OR 회로 OR2의 두 입력 단자와 각각 연결된다. OR 회로 OR2의 출력 단자는 OR 회로 OR3의 한 입력 단자와 연결되며, 또한 플립플롭 SR2의 세트 단자(S)와 연결된다. OR 회로 OR3의 다른 입력 단자는 원-쇼트 바이브레이터 OSV1의 출력 단자와 연결되며, OR 회로 OR3의 출력 단자는 플립플롭 SR1의 세트 단자(S)와 연결된다. 플립플롭 SR1 및 SR2의 출력 단자(Q)는 FET N1 및 N2의 게이트와 각각 연결된다.

상술된 바와 같이 구성된 FET 구동 장치(1)의 작동이 기술 될 것이다. 도 2a 및 2b는 FET 구동 장치(1)의 각 지점에서 관찰된 전압 파형을 나타내는 타이밍 차트이다. 도 2a는 양 FET N1 및 N2가 동시에 오프 상태일 때, 전류가 정방향(접지에서 출력 단자 방향)으로 코일을 통해 흐르는 경우 관찰된 전압 파형을 나타낸다. 도 2b는 양 FET N1 및 N2가 동시에 오프 상태일 때, 전류가 부방향(출력 단자에서 공급 전압 라인 방향)으로 코일을 통해 흐르는 경우 관찰된 전압 파형을 나타낸다.

UVLO 신호 및 PWM 신호가 모두 로우 레벨인 경우, 플립플롭 SR1 및 SR2는 각 리셋 단자(R)에서 수취한 반전형 PWM 신호 및 반전형 UVLO 신호(모두 하이 레벨)에 의해 고정형 논리 상태로 유지된다.

FET 구동 장치(1)의 전원 공급이 정상 상태로 되고 UVLO 신호가 가능 상태(하이 레벨)로 천이된 후, 제1 펄스가 PWM 신호에 나타날 때, AND 회로 AND1의 출력은 하이 레벨로 되며, 원-쇼트 바이브레이터 OSV1가 스타트-업 원-쇼트 펄스를 생성하도록 한다. 따라서, 플립플롭 SR1은 OR 회로 OR3를 통해 세트 단자(S)에 입력 된 원-쇼트 펄스를 트리거로 이용하여, 출력 신호 HG를 하이 레벨로 설정한다. 출력 신호 HG가 하이 레벨로 된 후 FET N1는 이 FET의 고유 턴-온 지연 시간만 지연되고 온 상태로 켜진다. 즉, 플립플롭 SR2이 리셋 단자(R)에 입력된 PWM 신호(하이)에 의해 리셋됨에 따라, 출력 신호 LG는 로우 레벨로 유지된다. 이에 따라, FET N2는 오프 상태 그대로 된다. 이러한 작동에 의해,전압 Va은 입력 전압 VIN과 거의 동일해질 때까지 상승한다.

그 다음, PWM 신호가 로우 레벨로 떨어지는 경우, 플립플롭 SR1은 인버터 INV1를 통해 리셋 단자(R)에 입력된 반전형 PWM 신호(하이)에 의해 리셋되며, 따라서 출력 신호 HG가 로우 레벨로 된다. 출력 신호 HG가 로우로 된 후 FET N1는 소정 턴-오프 지연 시간만 지연되고 오프로 꺼진다. 여기서 FET N1 및 N2가 동시에 오프 상태가 된다.

이 상태에서, 코일 전류가 정방향 i1으로 흐르는 경우, 다이오드 BD2는 온 상태가 된다. 이에 따라, 전압 Va은 접지 전압 GND보다 다이오드 BD2의 온-상태 전압 Vf만큼 낮아져서, 비교기 CMP2의 임계 전압 GND-Vf+α보다 낮아지게된다. 따라서, 비교기 CMP2의 출력 신호는 하이 레벨이 된다. 반대로, 코일 전류가 부방향 i2으로 흐르는 경우, 다이오드 BD1는 온 상태가 된다. 이에 따라, 전압 Va는 입력 전압 VIN보다 다이오드 BD1의 온-상태 전압 Vf만큼 높아져서, 비교기 CMP1의 임계 전압 VIN+Vf-α보다 높아지게된다. 따라서, 비교기 CMP1의 출력 신호는 하이 레벨이 된다.

비교기 CMP1 및 CMP2의 출력 신호 중 어느 것이든 상술된 바와 같이 하이 레 벨로 될 때, OR 회로 OR2의 출력 신호 DiDET가 하이 레벨로 된다. 따라서, 플립플롭 SR2는, 세트 단자(S)에 입력된 출력 신호 DiDET를 트리거로 이용하여, 출력 신호 LG를 하이로 설정한다. 출력 신호 LG가 하이로 된 후 FET N2는 이 FET의 고유 턴-온 지연 시간만 지연되고 온 상태로 켜짐에 따라, 출력 신호 DiDET는 로우 레벨로 되돌아간다. 즉, 플립플롭 SR1이 리셋 단자(R)에 입력된 반전형 PWM 신호(하이)에 의해 고정형 논리 상태로 유지됨에 따라, 세트 단자(S)에 입력된 출력 신호 DiDET가 하이라해도, 출력 신호 HG는 로우 레벨로 유지된다. 이에 따라, FET N1는 오프 상태 그대로 된다. 이러한 작동에 의해,전압 Va은 접지 전압 GND과 거의 동일해진다.

그 다음, PWM 신호가 하이로 상승하는 경우, 플립 플롭 SR2는 리셋 단자(R)에 입력된 PWM 신호(하이)에 의해 리셋되며, 이에 따라 출력 신호 LG는 로우로 되돌아간다. 출력 신호 LG가 로우로 되돌아간 후 FET N2는 FET의 고유 턴-오프 지연 시간만 지연되고 오프로 꺼진다. 여기서 FET N1 및 N2는 동시에 오프 상태가 된다.

이 상태에서, 코일 전류가 정방향 i1으로 흐르는 경우, 전압 Va은 비교기 CMP2의 임계 전압 GND-Vf+α보다 낮아져서, 출력이 하이가 된다. 반대로, 코일 전류가 부방향 i2으로 흐르는 경우, 전압 Va은 비교기 CMP1의 임계 전압 VIN+Vf-α보다 높아져서, 출력이 하이 레벨이 된다. 따라서, OR 회로 OR2의 출력 신호 DiDET는 하이 레벨이 된다. 이에 따라, 플립플롭 SR1은 세트 단자(S)에 입력된 출력 신호 DiDET를 트리거로 이용하여 출력 신호 HG를 하이 레벨로 설정한다. 출력 신호 HG가 하이 레벨로 된 후 FET N1은 이 FET의 고유 턴-온 지연 시간만 지연되고 온 상태로 켜지며, 출력 신호 DiDET는 로우 레벨로 되돌아간다. 즉, 플립플롭 SR2이 리셋 단자(R)에 입력된 PWM 신호(하이)에 의해 고정형 논리 상태로 유지됨에 따라, 세트 단자(S)에 입력된 출력 신호 DiDET가 하이라해도, 출력 신호 LG는 로우 레벨로 유지된다. 이에 따라, FET N2는 오프 상태 그대로 된다. 이러한 작동에 의해,전압 Va은 입력 전압 VIN과 거의 동일해진다. 그 다음, 동일한 과정의 작동이 반복된다.

이 방식에서, 본 실시예의 FET 구동 장치(1)는, 양 FET N1 및 N2가 동시에 오프 상태가 되는 주기를 확보하기 위해 소정 길이의 데드 시간을 사전 설정하는 대신, 양 FET N1 및 N2가 동시에 오프 상태일 때, 다이오드 BD1 및 BD2 중 어느 하나가 온 상태가 되는 것에 착안하여, 대응하는 다이오드 BD1 또는 BD2가 온 상태임이 검지될시 FET N1 및 N2 중 어느 하나가 온으로 켜지는 구성이다. 이러한 구성에 의해, 외부적으로 끼워맞춰진 FET N1 및 N2의 기술에 변경이 있다해도, 이 FET들이 동시에 온으로 켜지지않도록 확실하게 방지하여 안전한 전원 공급을 실현하게 된다.

또한, 본 실시예의 FET 구동 장치(1)에서, 양 FET N1 및 N2가 동시에 오프 상태가 되는 주기의 길이를 최소화하는 것이 가능하다. 이에 따라, 상기 동시-오프 주기동안 다이오드 BD1 및 BD2에 생기는 손실을 대폭적으로 절감하여, 실제 구동된 특정 FET용으로 최적화된 변환 효율을 달성하는 것이 가능해진다.

또한, 본 실시예의 FET 구동 장치(1)에 의해, 양 FET가 동시에 오프 상태가 될 때 흐르는 코일 전류의 방향에 상관없이 두 FET N1 및 N2가 동시에 온으로 켜지는 것을 방지하는 것이 가능해진다. 상기 FET 구동 장치(1)는 코일 전류의 방향이 작동시 스위치되어야 하는 부하에 전원을 공급하는 DC/DC 컨버터에 사용할 수 있다.

상술된 실시예는 본 발명을 구현하는 FET 구동 장치를 동기-정류형 DC/DC 컨버터에 적용한 예를 들어 설명하지만, 그러나 본 발명은 특정 타입의 장치만이 아닌, 일반적으로 스위치 소자로서 두 상이한 전위 사이에 직렬 연결된 한 쌍의 전계-효과 트랜지스터의 스위치 작동을 제어하는 구동 장치 전반에 폭넓게 적용할 수 있다.

상술된 본 실시예는 구동된 FET가 양쪽 모두 N-채널 FET인 예를 들어 설명하지만, 그러나 본 발명은 다른 구성으로 수행되기도한다. 예를 들어, FET의 한 쪽 또는 양 쪽이 P-채널 FET로 대체된다해도, 동일한 원리로 최적의 구동을 달성할 수 있다. FET는 FET 구동 장치 자체와 동일한 반도체 칩에 형성되기도 한다.

도 2a 및 2b는 코일 전류가 정,부방향 중 어느 한 방향으로 변동하는 경우를 도시한다. 코일 전류가 정,부방향의 양 방향으로 변동하는 경우, 전압 Va는 도 2a 및 2b가 합성될시 획득되는 것과 같은 파형을 나타낸다.

상술된 바와 같은 본 발명을 구현하는 구동 장치에 의해, 두 스위치 소자는 특성 및 종류와는 별개로 동시에 온으로 켜지는 것이 확실하게 방지될 수 있다.

본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이 다.

Claims

제1 공급 전압 및 상기 제1 공급 전압보다 낮은 제2 공급 전압 사이에 직렬 연결된 한 쌍의 전계-효과 트랜지스터의 온/오프(on/off) 상태를 입력 신호에 따라 제어하는 구동기; 및

상기 한 쌍의 전계-효과 트랜지스터의 접속점에 접속되고, 각 전계-효과 트랜지스터에 장착된 바디 다이오드의 온/오프 상태를 검지하는 검출기를 포함하되,

상기 구동기는 상기 바디 다이오드의 어느 하나가 온 상태로 된 것을 상기 검출기에서 검지한 후에만, 상기 전계-효과 트랜지스터가 온으로 켜져서 상기 입력 신호에 대응하는 출력을 생성하고,

상기 검출기는 제1 임계전압을 상기 두 전계-효과 트랜지스터 사이의 노드에서 획득된 타겟(target) 전압과 비교하는 제1 비교기; 및

제2 임계전압을 상기 타겟 전압과 비교하는 제2 비교기를 포함하고,

상기 타겟 전압이 상기 제1 및 제2 비교기의 출력 신호를 근거하여 제1 임계 전압보다 높거나 또는 제2 임계 전압보다 낮음이 검지된 후에만 지금까지 오프 상태였던 상기 전계-효과 트랜지스터 중 하나가 온으로 켜져서 입력 신호에 대응하는것을 특징으로 하는 스위치 소자 구동 장치.
제1항에 있어서,

상기 제1 임계전압은 제1 공급 전압보다는 높으나 상기 제1 공급 전압과 바디 다이오드의 온-상태 전압을 합한 전압보다는 낮고,

상기 제2 임계전압은 제2 공급 전압보다는 낮으나 상기 제2 공급 전압에서 바디 다이오드의 온-상태 전압을 뺀 전압보다는 높은 것을 특징으로 하는 스위치 소자 구동 장치.
제2항에 있어서,

상기 제1 및 제2 비교기는 자기 이력 현상을 가진 고속 비교기인 것을 특징으로 하는 스위치 소자 구동 장치.
입력 전압 및 접지 전압 사이에 직렬 연결된 한쌍의 N-채널 전계-효과 트랜지스터 중 하이-측(high-side) 전계-효과 트랜지스터로 사용된 제1 전계-효과 트랜지스터의 게이트와 출력 단자가 연결된 제1 리셋-우선형 플립플롭(first reset-priority flip-flop);

상기 한쌍의 N-채널 전계-효과 트랜지스터 중 로우-측(low-side) 전계-효과 트랜지스터로 사용된 제2 전계-효과 트랜지스터의 게이트와 출력 단자가 연결된 제2 리셋-우선형 플립플롭;

상기 제1 및 제2 전계-효과 트랜지스터 사이의 노드에서 획득된 타겟 전압을 비-반전형 입력 단자에서 수용하며, 상기 입력 전압보다는 높으나 상기 입력 전압을 상기 제1 전계-효과 트랜지스터에 장착된 바디 다이오드의 온-상태 전압과 합한 전압보다는 낮은 제1 임계 전압을 반전형 입력 단자에서 수용하는 제1 비교기;

접지 전압보다는 높으나 상기 접지 전압에서 바디 다이오드의 온-상태 전압 을 뺀 제2 임계 전압을 비-반전형 입력 단자에서 수용하며, 상기 타겟 전압을 반전형 입력 단자에서 수용하는 제2 비교기;

상기 제1 및 제2 전계-효과 트랜지스터를 구동하기 위한 입력 신호를 반전하며, 상기 반전된 입력 신호를 상기 제1 플립플롭의 리셋 단자에 송출하는 제1 인버터;

상기 스위치 소자 구동 장치의 전원 공급이 정상 상태가 된 경우 저전압 로크아웃 신호를 반전하고 출력하는 제2 인버터;

상기 입력 신호 및 제2 인버터의 출력 신호의 OR 논리를 연산하여 제2 플립플롭의 리셋 단자에 송출하는 제1 OR 회로;

상기 제1 비교기의 출력 신호 및 제2 비교기의 출력 신호의 OR 논리를 연산하여 제2 플립 플롭의 세트 단자에 송출하는 제2 OR 회로;

입력 신호 및 저전압 로크아웃 신호의 AND 논리를 연산하는 AND 회로;

AND 회로의 출력 신호가 하이 레벨로 될 때 스타트-업용 원-쇼트 펄스를 생성하는 원-쇼트 펄스 발생기; 및

상기 제2 OR 회로의 출력 신호 및 원-쇼트 펄스의 OR 논리를 연산하여 상기 제1 플립플롭의 세트 단자에 송출하는 제3 OR 회로를 포함하되,

상기 타겟 전압이 상기 제1 및 제2 비교기의 출력 신호에 근거하여 제1 임계 전압보다 높거나 또는 제2 임계 전압보다 낮음이 검지된 후에만 지금까지 오프 상태였던 상기 전계-효과 트랜지스터 중 하나가 온으로 켜져서 상기 입력 신호에 대응하는 것을 특징으로 하는 스위치 소자 구동 장치.
제1 공급 전압 및 상기 제1 공급 전압보다 낮은 제2 공급 전압 사이에 직렬 연결된 한쌍의 전계-효과 트랜지스터;

상기 두 전계-효과 트랜지스터 사이의 노드와 연결된 출력 평활 회로(output smoothing circuit);

입력 신호에 따라 상기 전계-효과 트랜지스터의 온/오프 상태를 제어하는 구동기; 및

상기 한 쌍의 전계-효과 트랜지스터의 접속점에 접속되고, 각 전계-효과 트랜지스터에 장착된 바디 다이오드의 온/오프 상태를 검지하는 검출기를 포함하되,

상기 구동기는 상기 바디 다이오드 중 어느 하나가 온 상태로 된 것을 상기 검출기에서 검지한 후에만, 상기 각 전계-효과 트랜지스터가 온으로 켜져서 입력 신호에 대응하는 출력을 생성하고 그 결과로 상기 제1 공급 전압으로부터 원하는 출력 전압을 생성하고,

상기 검출기는 제1 임계전압을 상기 두 전계-효과 트랜지스터 사이의 노드에서 획득된 타겟(target) 전압과 비교하는 제1 비교기; 및

제2 임계전압을 상기 타겟 전압과 비교하는 제2 비교기를 포함하고,

상기 타겟 전압이 상기 제1 및 제2 비교기의 출력 신호를 근거하여 제1 임계 전압보다 높거나 또는 제2 임계 전압보다 낮음이 검지된 후에만 지금까지 오프 상태였던 상기 전계-효과 트랜지스터 중 하나가 온으로 켜져서 입력 신호에 대응하는것을 특징으로 하는 DC/DC 컨버터.
제5항에 있어서,

상기 제1 임계전압은 제1 공급 전압보다는 높으나 상기 제1 공급 전압과 바디 다이오드의 온-상태 전압을 합한 전압보다는 낮고,

상기 제2 임계전압은 제2 공급 전압보다는 낮으나 상기 제2 공급 전압에서 바디 다이오드의 온-상태 전압을 뺀 전압보다는 높은 것을 특징으로 하는 DC/DC 컨버터.
제6항에 있어서,

상기 제1 및 제2 비교기는 자기 이력 현상을 가진 고속 비교기인 것을 특징으로 하는 DC/DC 컨버터.
제5항에 있어서,

상기 DC/DC 컨버터는 상기 출력 평활 회로를 통해 흐르는 전류의 방향이 작동시 스위치되어야 하는 부하에 전원을 공급하는 것을 특징으로 하는 DC/DC 컨버터.