CN116895649A - 包括多个功率晶体管的封装电子器件 - Google Patents

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F·萨拉莫内
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Abstract

本申请涉及包括多个功率晶体管的封装电子器件。一种电子器件包括至少第一分支和第二分支，每个分支包括彼此串联布置并且被形成在半导体材料的相应管芯中的第一晶体管和第二晶体管。管芯被夹在第一衬底元件和第二衬底元件之间。第一衬底元件和第二衬底元件分别由多层结构形成，多层结构包括第一导电层、第二导电层以及在第一导电层和第二导电层之间延伸的绝缘层。第一衬底元件和第二衬底元件的第一导电层面向电子器件的外侧，并且限定电子器件的第一主面和第二主面。第一衬底元件和第二衬底元件的第二导电层被成形为形成接触区域，接触区域面向多个管芯并且与多个管芯选择性地电接触。

Description

包括多个功率晶体管的封装电子器件
技术领域
本公开涉及一种封装电子器件，该封装电子器件包括多个功率晶体管。
背景技术
例如，电路可以包括在高电压(甚至高达1200V)条件下操作、具有可以快速切换的电流的功率器件，诸如碳化硅器件或硅器件，例如，超结MOSFET、IGBT和氮化镓(GaN)器件等。
针对这种电路和功率电子器件，需要允许高散热的特定封装件。这种封装件通常由绝缘的刚性体(例如树脂)形成，通常为平行六面体形状，将(一个或多个)电子组件嵌入在其内部，并且可以包括与(一个或多个)电子组件接触的耗散结构，该耗散结构面向封装件表面并且通常占据平行六面体形状的大部分的较长基底。耗散结构有时由相同的金属支撑件(称为“引线框架”)形成，该金属支撑件承载将一个或多个电子组件和用于外部连接的多个引线集成的一个或多个管芯。通常，在这种情况下，引线框架具有直接面向封装件外侧的表面。
例如，在包括硅MOSFET晶体管的封装器件的情况下，集成MOSFET晶体管的管芯在其第一较大表面上可以具有漏极焊盘，并且在与第一较大表面相对的第二较大表面上具有至少两个接触焊盘(分别为源极焊盘和栅极焊盘)。晶体管接触焊盘(通常为漏极焊盘)被附接至引线框架支撑部分，该引线框架支撑部分与一个或多个引线直接接触。其他接触焊盘(通常为栅极焊盘和源极焊盘)通过接合线或夹而被耦合至其他引线。这种标准封装件通常具有被布置在耗散结构的同一侧上的引线，并且因此通常允许向下耗散。
其他器件(例如包括GaN的器件)具有接触件的不同外部布置，但仍然具有导电的后表面(形成源极接触部)和用于其他端子的前接触焊盘。
发明内容
本公开涉及一种由于引线和引线框架支撑部分的适当配置而允许向上冷却(TSC-顶侧冷却)的封装件。例如，图1示出了集成器件1，该集成器件1包括两个电子组件，它们被集成在相应的管芯2A、2B中，并且被嵌入到封装绝缘质量块3中，该封装绝缘质量块3具有大致平行六面体的形状，如重影所示。集成器件1包括由DBC(直接接合铜)多层结构形成的引线框架4，该引线框架4包括第一金属导电层、由陶瓷制成的绝缘层和第二金属导电层。
第二金属导电层(图1中可见)被成形并且形成两个导电部分5A、5B，它们被电分离，形成用于管芯2A、2B的相应接触部分，并且被直接耦合至管芯2A、2B的相应漏极焊盘(不可见)并被耦合至引线6。其他引线7通过形成引线框架4的一部分的导电区域9以及可能的接线8被连接至管芯2A、2B的源极和栅极焊盘以及任何其他接触焊盘。
导电部分5A、5B和9被热耦合至由第一金属导电层形成的散热区域10(图2A)，该散热区域10面向外部并且与封装绝缘质量块3的上面齐平(例如共面)。然而，由于绝缘层，导电部分5A、5B和9相对于散热区域10电分离。
利用这种类型的封装件，不同的电路和组件拓扑可以被形成，如图3A至3I所示。
集成器件1在一侧上耗散，并且可以被附接至耗散结构，如图4中示意性所示。此处，集成器件1在其与散热区域10(图2A)相对的表面处通过其引线6、7(在图4中不可见)而被附接至支撑件15，例如印刷电路板(PCB)。此外，散热区域10被附接至散热片16，例如被螺纹附接(screw)(17)至支撑件15。在使用中，冷却流体(空气或液体18)以与散热片16接触的方式流动。
虽然允许在一侧上进行有效冷却，然而这种解决方案在由具有大尺寸的组件(诸如具有高功率和高切换电流和/或具有不同拓扑的MOSFET晶体管)形成的电子器件的情况下不是最优的。事实上，在这种情况下，封装器件将具有大的、不合适的总体尺寸，并且仍然不会具有合适的耗散。
为了克服这个问题，在意大利专利申请102019000013743(对应于EP 3 780 100)中，本公开涉及一种封装功率电子器件，其中至少两个功率组件被附接至相应的电绝缘且导热元件，例如DBC(直接接合铜)衬底，并且导热体(例如第三DBC)被插置在功率组件之间。
通过这种方式，功率电子器件可以在两侧上被冷却，并且形成允许高功耗的DSC(双侧冷却)器件。
该解决方案特别适合于全桥电路，其中功率组件可以在空间上进行布置，使得DBC的一些金属层形成功率组件之间的接触区域，并且外部金属层可以被暴露于冷却流体的作用。
然而，它不容易适用于其他电路拓扑，例如逆变器，并且在任何情况下，其厚度区域并不总是可接受的。
本公开旨在提供一种克服上面讨论的缺点的封装解决方案。
本公开的电子器件的至少一个实施例可以被概括为包括至少第一分支和第二分支，每个分支包括彼此串联布置的第一晶体管和第二晶体管，该电子器件包括第一衬底元件、第二衬底元件和半导体材料的多个管芯，每个管芯在第一晶体管和第二晶体管之间集成相应的晶体管，管芯被彼此并排布置并且在第一衬底元件和第二衬底元件之间，其中第一衬底元件和第二衬底元件各自包括多层结构，该多层结构包括第一导电层、第二导电层和绝缘层，该绝缘层被布置在第一导电层和第二导电层之间，第一衬底元件和第二衬底元件的第一导电层面向电子器件的外侧并且限定电子器件的第一主面和第二主面，并且第一衬底元件和第二衬底元件的第二导电层被成形为形成接触区域，该接触区域面向多个管芯并且与多个管芯选择性地电接触。
附图说明
为了更好地理解本公开，其一些实施例现在参照附图仅通过非限制性示例来描述，其中：
图1是已知封装电子器件的具有重影部分的透视顶视图；
图2A和图2B分别是图1的封装电子器件的透视顶视图和底视图；
图3A至图3I示出了可实施为图1的封装电子器件的电路拓扑；
图4是图1的封装电子器件与外部散热片连接的示意性侧视图；
图5是可以被封装在双冷却封装中的逆变器电路的电气图，从而形成本电子器件的一个实施例；
图6是可用于图5的逆变器电路的MOSFET晶体管的简化横截面；
图7是可用于图5的逆变器电路的另一MOSFET晶体管的简化横截面；
图8A是在封装之前的本电子器件的实施例的侧视图，该电子器件包括图6所示的类型的MOSFET晶体管；
图8B是图8A的电子器件的组件和连接区域的相互布置的顶部示意性表示；
图9A和9B分别是在引线被形成为突出引脚的情况下在封装之后的图8A的电子器件的透视顶视图和透视底视图；
图10A是在具有侧向引线的实施方式中的图8A的电子器件的下部的透视顶视图；
图10B是在图10A的实施方式中的图8A的电子器件的上部的透视底视图；
图10C是为了便于说明而示出的类似于图8B的示意性表示；
图10D是图10A至图10C的电子器件的透视顶视图，其中上部部分与下部部分被叠加并且是透明的；
图10E是图10D的电子器件的侧视图；
图10F是在封装之后的图10D和图10E的电子器件的一部分的侧视图；
图10G是根据一种变型的类似于图10F的侧视图；
图11是图10A至图10E的电子器件的透视图；
图12是在封装和耦合至冷却结构之后的图8A的电子器件的横截面；
图13是在图7的MOSFET晶体管的情况下的在封装之后的本电子器件的横截面；
图14A和图14B分别是在具有侧向引线的实施方式中的图13的电子器件的下部部分的透视顶视图和上部部分的透视底视图；
图14C是具有较小形状变化的图13的电子器件的组件和连接区域的相互布置的示意性顶部表示；
图14D是图14A至图14B的电子器件的透视顶视图，其中上部部分与下部部分被叠加并且是透明的；
图15是具有第一类型引线的本电子器件的一部分的横截面；
图16是具有不同类型引线的本电子器件的一部分的横截面；
图17是图16的电子器件的侧视图；
图18是具有另一类型引线的本电子器件的一部分的横截面；
图19和图20分别是在引线被形成为突出引脚的情况下被耦合至冷却结构的电子器件的透视图和侧视图；
图21至图23是将表面安装电子器件耦合至冷却结构和耦合到承载结构(bearingstructure)的不同可能性的侧视图；
图24是利用本电子器件可获得的全桥电路的电气图；
图25是根据图6实施图24的全桥电路并且使用MOSFET晶体管的电子器件的横截面；
图26是图25的电子器件的组件和连接区域的相互布置的示意性顶部表示；
图27是根据图7实施图26的全桥电路并且使用MOSFET晶体管的电子器件的横截面；以及
图28是图27的电子器件的组件和连接区域的相互布置的示意性顶部表示。
以下描述参考附图所示的布置；因此，诸如“上方”、“下方”、“上部”、“下部”、“右侧”、“左侧”等参考了所附的附图，并且不应以限制性的方式进行解释。
具体实施方式
图5至图14D涉及提供倒相器(phase-inverter)功率模块(所谓的三相逆变器)的封装电子器件，该封装电子器件有利地可用于汽车行业，通常也可用于需要高功率传送的应用。
图5示出了三相逆变器20的电气图。
三相逆变器20由彼此相等的三个分支21形成，每个分支由两个功率MOSFET晶体管(也称为上部晶体管23和下部晶体管24)的串联连接形成，此处是N沟道和双源极端子晶体管。当需要区分它们时，分支21也被标识为第一分支21A、第二分支21B和第三分支21C。
三相逆变器20具有多个端子，由字母a至e标识，在第一分支21A的情况下没有上标符号，在第二分支21B的情况下具有单个上标符号'，并且在第三分支21C的情况下具有双上标符号”。作为一个整体，三相逆变器20具有第一端子a、a'、a″；第二端子b、b'、b″；第三端子c、c'、c″；第四端子d、d'、d″；以及第五端子e、e'、e″。
第一端子a、a'、a″是每个分支21的上部晶体管23的漏极端子，并且被电连接至彼此(以未示出的方式)。
第二端子b、b'、b″是每个分支21的上部晶体管23的栅极端子，并且被电连接至驱动器电路的相应输出端子(未示出)。
第三端子c、c'、c″是每个分支21的上部晶体管23的源极端子和下部晶体管24的漏极端子，并且彼此电分离并且被连接至相应负载(未示出)。
第四端子d、d'、d″是每个分支21的下部晶体管24的栅极端子，并且被电连接至驱动器电路的相应输出端子(未示出)。
第五端子e、e'、e″是下部晶体管24的源极端子，并且被电连接至彼此(以未示出的方式)。
通过未示出的方式，上部晶体管23和下部晶体管24可以具有相应的驱动器源极端子，在一些应用中用作上部晶体管23的栅极电压的参考，并且彼此独立地与外部金属区域连接。
上部晶体管23和下部晶体管24可以是任何类型的功率MOSFET晶体管。
例如，图6示出了上部晶体管23和下部晶体管24作为电荷平衡(也称为超结)晶体管的可能实施方式。
详细地，上部晶体管23和下部晶体管24包括具有上表面25A和下表面25B的衬底25。
衬底25形成漏极区域26，并且通过漏极金属层27而被电接触，该漏极金属层27在衬底25的下表面25B上延伸并且被耦合至图5的第一端子a、a'、a″或第三端子c、c'、c″。
源极区域28面向上表面25B，并且由源极金属层29接触，该源极金属层29在衬底25的上表面25A上延伸并且被耦合至图5的第三端子c、c'、c″或第五端子e、e'、e″。
绝缘栅极区域30在衬底25的上表面25A上方延伸，并且具有被耦合至图5的第二端子b、b'、b″或第四端子d、d'、d″的相应栅极导电部分31。
其他实施方式也是可能的，例如利用竖直型碳化硅技术的实施方式，其特征都在于将漏极金属层27布置在衬底25的下表面25B上，并且将源极金属层29布置在衬底25的上表面25A上，如图6所示。
图7示出了上部晶体管23和下部晶体管24作为使用氮化镓(GaN)技术制成的平面功率MOSFET晶体管的可能实施方式。
在图7中，每个晶体管23、24包括被接合至导电基底36的管芯35；后者与面向晶体管23、24的下侧的源极金属化层37接触。
导电基底36形成与源极接触区域39接触的突起38，该源极接触区域39面向器件的上侧并且形成驱动器源极端子(图5中未示出)。
被形成在管芯35中的源极区域40面向管芯35的上表面，并且由源极接触结构41接触，该源极接触结构41在管芯35上方延伸并且被耦合至图5的第三端子c、c'、c″或第五端子e、e'、e″。
被形成在管芯35中的漏极区域42面向管芯35的上表面，并且由漏极接触结构43接触，该漏极接触结构43在管芯35上方延伸并且被耦合至图5的第一端子a、a'、a″或第三端子c、c'、c″。
通过本领域技术人员本身已知的方式，上部晶体管23和下部晶体管24也具有栅极导电区域(未示出)，其被耦合至图5的第二端子b、b'、b″或第四端子d、d'、d″。
图8A、8B、9A、9B示出了在使用图6所示类型的晶体管23、24或具有外部接触焊盘的类似配置的情况下的形成三相逆变器并且实施图5所示的电路结构的电子器件50。
电子器件50包括六个管芯51，六个管芯51通常都相等，并且实施上部晶体管23和下部晶体管24。为了清晰起见，在下文中，在有用的情况下，管芯51也被称为第一管芯51A(分别实施上部晶体管23)和第二管芯51B(分别实施下部晶体管24)。
管芯51在此处面向彼此，并且如图8A中可见的那样进行布置；即，第一管芯51A彼此对齐，例如平行于笛卡尔参考系XYZ的第一轴X，并且三个第二管芯51B彼此对齐，也平行于第一轴X并平行于第一管芯组51A。每个第一管芯51A沿着笛卡尔参考系XYZ的第二轴Y与相应的第二管芯51B对齐，以便简化连接，如下所述，尽管这种对齐不是必不可少的。
如图8A的横截面中以简化的方式表示的，图8A示出了在封装之前的电子器件50，形成连接和散热结构的第一衬底元件55和第二衬底元件56将管芯51夹在其间。具体地，图8A的区段示出了一组六个管芯51中的第一管芯51A和第二管芯51B。然而，相同的区段也适用于其他各对管芯51A至51B。图8A的横截面可以沿着线VIII-VIII截取，如图10A所示。
衬底元件55、56是具有内部主侧(面向管芯51)和外部主侧的结构，内部主侧允许管芯51的电连接，并且外部主侧面向电子器件50的外侧，与管芯51电绝缘，但与管芯51热耦合，以允许管芯51的散热。
具体地，衬底元件55、56包括：第一导电层57，被布置在外部，通常为金属层；第二导电层58，被布置在内部，通常为金属层；以及中间的绝缘层59，通常是陶瓷层。
例如，此处，衬底元件55、56由DBC(直接接合铜)形成，并且导电层57、58由铜形成。
衬底元件55、56的第二导电层58(被布置在形成电子器件50的夹层内部)被成形并且形成相应的多个连接区域52，这些连接区域52将晶体管23、24的端子彼此电耦合并且向外电耦合。
详细地，参照图8A，图8A示出了图5的分支21的右侧的上部晶体管23和左侧的下部晶体管24，连接区域52包括：
第一漏极连接区域52A，由第一衬底元件55的第二导电层58形成，并且被耦合至所有上部晶体管23的漏极端子；
第一中间连接区域52B，由第二衬底元件56的第二导电层58形成，并且分别被耦合至上部晶体管23的相应源极端子；
第二漏极连接区域52C，由第一衬底元件55的第二导电层58形成，被耦合至下部晶体管24的漏极端子和上部晶体管23的源极端子，与中间连接区域52B和第三端子c、c'、c″直接电连接；
源极连接区域52D，由第二衬底元件56的第二导电层58形成并且被耦合至下部晶体管24的源极端子；
第一外部耦合区域52E，由第二衬底元件56的第二导电层58形成，并且与第一漏极连接区域52A和第一端子a、a'、a″(图5)直接电连接；以及
第二外部连接区域52F，由第一衬底元件55的第二导电层58形成，并且与源极连接区域52D以及与第五端子e、e'、e″(图5)直接电连接。
连接区域52可以通过一种或多种蚀刻来提供，该蚀刻去除两个衬底元件55、56的第二导电层58的材料，以用于界定连接区域52A至52F(当蚀刻延伸通过第二导电层58的整个厚度时)并且用于提供突起32(当蚀刻延伸通过第二导电层58的厚度的一部分时)以允许第二导电层58彼此电接触或者与管芯51电接触。
彼此接触的两个衬底元件55、56的突起32相对于与管芯51接触的突起32的任何高度差可以通过导电材料(诸如焊料膏或焊接立柱)来补偿。
图9A和图9B示出了在引线被形成为突出引脚53的情况下在封装之后的电子器件50。如所提到的(也参见图10F、图10G和图12)，由树脂或其他可模制的电绝缘材料制成的封装质量块54包围图8A所示的夹层，使管芯51完全嵌入，并且在第二导电层58之间延伸，并且横向延伸至绝缘层59和第一导电层57，仅留下突出引脚53的一部分伸出。因此，封装质量块54与第一导电层57的外面齐平(例如共面)延伸，第一导电层57形成电子器件50的上表面和下表面。
由于衬底元件55、56是散热结构，并且将由管芯51生成的热量向外侧传递，因此电子器件50是双冷却(DC)器件，它允许高且有效的散热，特别是在被耦合至外部冷却系统时，如下文讨论的。
电子器件50的一个实施例如图10A、图10B、图10D至图10E所示，这些附图详细图示了在侧向引线的情况下连接区域52相对于管芯51的可能形状和布置。在这些附图中，为了简单起见，不同的区域由图8A的相同附图标记标识。具体地，区域52A至52F在这些附图中是可见的。
此外，特别参照图10A、图10B和图10D，衬底元件55、56的第二导电层58还形成：
第一栅极连接区域33A(图10B)，由第二衬底元件56的第二导电层58形成并且被耦合至上部晶体管23的栅极端子；
第二栅极连接区域33B(图10B)，由第二衬底元件56的第二导电层58形成并且被耦合至下部晶体管24的栅极端子；
第三栅极连接区域33C(图10A)，由第一衬底元件55的第二导电层58形成，被耦合至栅极连接区域33A、33B，并且与第二端子b、b'、b″直接电连接和直接电连接至第四端子d、d'、d″(也参见图5)；以及
负载连接区域33D(图10A)，由第一衬底元件55的第二导电层58形成，被耦合至第一中间连接区域52B，并且与第三端子c、c'、c″直接电连接。
在图10A、图10B、图10D至图10G中，也存在可见的：
第一突起32A(图10B、图10C)，由第二衬底元件56的第二导电层58形成，并且形成图10C中可见的第一中间连接区域52B；
第二突起32B(图10B、图10C)，由第二衬底元件56的第二导电层58形成，并且形成图10C中可见的第二中间连接区域52C；
第三突起32C(图10B)，由第二衬底元件56的第二导电层58形成，用于栅极连接；
第四突起32D，由第二衬底元件56的第二导电层58形成并且形成第一外部耦合区域52E。
类似的突起32由第一衬底元件55的第二导电层58形成，并且在此处不被详细描述。
图10E和图10F示出了在封装之前的电子器件50的侧视图以及在封装之后的电子器件50的左侧部分的重影视图(相对于图10E)。
图10G示出了图10F的一种变型。
在图10E和图10F中，电子器件50具有杆引脚(bar pin)73，如下面讨论的。在图10F中，杆引脚73与第一衬底元件55的唯一的第二导电层58接触。在图10G中，杆引脚73与第一衬底元件55和第二衬底元件56的第二导电层58接触。在这种情况下，通常，该杆引脚73不具有电气功能，而是具有结构支撑功能，也如下面参照图16讨论的。
连接区域52相对于管芯51的形状和布置可以在图10A至图10G中看到。
如上面指示的，电子器件50是双冷却(DC)器件，并且可以被耦合至外部冷却系统，如例如图12所示。
此处，下部冷却结构65与第一衬底元件55的第一导电层57接触，并且上部冷却结构66与第二衬底元件56的第一导电层57接触。
在所图示的示例中，冷却结构65和66使用冷却液，然而可以使用适合于预期应用的任何类型的冷却系统。
由于冷却结构65和66与衬底元件55、56的直接接触，获得了非常有效的散热。
图13、图14A至图14D示出了一种电子器件60，该电子器件60使用上部晶体管23和下部晶体管24，该上部晶体管23和下部晶体管24被形成为基于氮化镓(GaN)的平面功率MOSFET晶体管，如图7所示。
在这种情况下，其中与图8A的电子器件50相等的部分用相同的附图标记指示，连接岛(connection island)的形状不同，以考虑图5的上部晶体管23和下部晶体管24的接触焊盘的不同布置。
具体地，在图13、图14A至图14D中，存在可见的：
第一源极连接区域62A，由第一衬底元件55的第二导电层58形成，与上部晶体管23(图7)的相应源极金属化37电接触，并且与第三端子c、c'、c″(图5)耦合；
第一中间连接区域62B，由第二衬底元件56的第二导电层58形成，并且与上部晶体管23的第一源极连接区域62A和源极接触区域39、40(图7)以及下部晶体管24的漏极接触结构43(图7)电接触；
第二源极连接区域62C，由第一衬底元件55的第二导电层58形成，与下部晶体管24(图7)的相应源极金属化37电接触，并且形成第五端子e、e'、e″(图5)；
至少第二中间连接区域62D(图14B中有三个，图14C中只有一个)，由第二衬底元件56的第二导电层58形成，并且与下部晶体管24的第二源极连接区域62C和源极接触区域39、40(图7)电接触；
第一外部耦合区域62E，由第二衬底元件56的第二导电层58形成，与上部晶体管23的漏极接触结构43(图7)电接触，并且与第一端子a、a'、a″耦合。
图14A至图14D还示出了形成图5的第二端子b、b'、b″和第四端子d、d'、d″的区域。
电子器件50、60可以通过不同类型的引线来外部耦合。
图15示出了通过突出引脚进行外部连接的可能解决方案，而图16至1图8示出了适合于表面安装的各种解决方案，也称为无引线解决方案，具有侧向金属杆(在下文中也称为“杆引脚”)，可能具有未覆盖的可焊侧边。
详细地，图15示出了在引线被形成为突出引脚53的情况下电子器件70与承载结构67(例如印刷电路板(PCB))的可能连接。
电子器件70可以如针对图8A和13的电子器件50、60描述的那样形成。
突出引脚53各自连接在介于外部连接区域(被形成在第一衬底元件55的第二导电层58中，并且形成图5的端子a、a'、a″；b、b'、b″；c、c'、c″；d、d'、d″；e、e'、e″)之间的相应区域和被形成在承载结构67上的相应导电区域(未示出)之间。
如果电子器件70在非常高的电压/功率下操作(例如在高达1200V的操作性的情况下)并且需要先进的绝缘条件(高爬电(creepage)距离)，则封装件54可以包括凹槽68。
在这种情况下，凹槽68平行于并且邻近封装件54的侧面(通常在封装件54的两个相对侧上)延伸，突出引脚53在封装件54的侧面上延伸。
通过这种方式，在不同的电压处，突出引脚53和内部区域之间的表面距离增加。
图15的电子器件70被用于单边冷却，因为第一衬底元件55放置在承载结构67(例如PCB)上，并且任何冷却系统(类似于图11的冷却系统65、66)都可以仅被布置在电子器件70之上。
图16示出了具有无引线型封装件54的电子器件75，该封装件54具有杆引脚，用73指示，其高度等于封装件54。
电子器件75可以如针对图10A至图10E、图14A至图14D的电子器件50、60描述的那样形成。
图16的电子器件75的杆引脚73可以以图16所示的方式被连接至外部连接区域52、62。
详细地，图16的杆引脚73各自包括竖直部分73A和突起73B，竖直部分73A横向于衬底元件55、56延伸，突起73B横向于竖直部分73A并且平行于衬底元件55、56延伸。
杆引脚73的突起73B朝向电子器件75的内部延伸，并且被各自焊接至相应连接区域52，该相应连接区域52被形成在第一衬底元件55或第二衬底元件56的第二导电层58中。
然而，基于设计者的技术考虑，更多的杆引脚73可以被连接至相同的连接区域52。
在图16的横截面中，杆引脚73被连接至在第一衬底元件55的第二导电层58中形成的连接区域中的一个连接区域。替代地，它可以被连接至在第二衬底元件56的第二导电层58中形成的连接区域中的一个连接区域，或者被连接至两者，如例如图10G所示，例如具有结构支撑功能。通常，电子器件75的杆引脚73可以被连接至第一衬底元件55和/或第二衬底元件56。
而且在这种情况下，如果电子器件75被设计为在非常高的电压/功率处操作并且需要先进的绝缘条件，则封装件74可以包括凹槽68，从而具有高爬电距离。
如上面指示的并且在图17中可见的(也针对电子器件50参见图11)，凹槽68平行于并且邻近封装件54的侧面延伸，杆引脚73在该封装件54上延伸。
图16至图17的电子器件75也被用于单边冷却，因为第一衬底元件55放置在承载结构67上。
图18示出了电子器件85，其中由93指示的条形引线(bar lead)相对于封装件54向下突出，其高度等于下部冷却结构65的高度。
具体地，在图18中，条形引线93相对于封装件54具有更大的高度，并且其高度精确地等于封装件54的高度加上部冷却结构65、66的高度。
换言之，如图18中的实施例所示，条形引线93的高度可以等于从下部冷却结构65的表面141延伸到上部冷却结构66的表面143的高度。
这允许下部冷却结构65和上部冷却结构66如图18所示的那样进行布置。例如，在一些实施例中，相应的表面141、143被暴露在与封装质量块54的相对侧。
图19至图23示出了利用上述电子器件50、60、70、75和85可获得的高功率电子模块。
详细地，图19和图20示出了在具有突出引脚53的配置中使用电子器件50、60可获得的功率模块150。
此处，上部冷却结构66被布置为与第二衬底元件56的第一导电层57直接接触(仅在图19中可见)；相反，下部冷却结构65与承载结构67接触(为了清晰起见，仅在图20中表示)。
在所示的示例中，上部冷却结构66具有允许冷却流体通过的上部通道91；下部冷却结构65又具有允许冷却流体通过的下部通道92。
通道91、92还在电子器件50、60、70的上游和下游被连接至彼此。
在所示的实施例中，上部冷却结构66具有用于增加散热的突起99，并且下部冷却结构65具有在电子器件50、60、70和下部通道92之间延伸并且有利于热传递的小立柱/柱状物94。
图21示出了高功率电子模块155，高功率电子模块155可以利用具有与相应电子器件75相同高度的杆引脚73的电子器件75获得。
同样在此处，上部冷却结构66被布置为与电子器件75的上侧直接接触(并且精确地与第二衬底元件56的第一导电层57接触，在图23中不可见)，并且下部冷却结构65与承载结构67接触。
图22示出了具有高功率的电子模块160，该电子模块160利用具有引线83的电子器件85可获得，引线83的高度相对于相应电子器件85的高度更高。
因此，在这种情况下，下部冷却结构65可以被布置为与电子器件85的下侧直接接触(并且精确地与第一衬底元件55的第一导电层57接触，在图22中不可见)。
因此，承载结构67在此处被布置在下部冷却结构65下方。
杆引脚83在此处具有至少等于电子器件85和下部冷却结构65的高度之和的高度，以便能够被电连接至承载结构67。
通过这种方式，电子模块160具有高散热性和高稳定性。
图23示出了电子模块165，电子模块165包括相互堆叠的多个电子器件85(此处为两个)。
具体地，通过利用杆引脚83的高度，中间冷却结构(用95指示)可以被布置在两个叠加的电子器件85之间。通过将系统设计为使得杆引脚83的高度等于相应电子器件85和冷却系统65、95的高度，杆引脚83可以被电连接至彼此并且被电连接至承载结构67。
通过这种方式，电子模块165非常紧凑，以及具有图22的电子模块160已经突出显示的优点。
图24示出了全桥电路100的电气图。
全桥电路100可以被认为是三相逆变器20的简化电路，因此它将使用相同的附图标记进行简要描述。
全桥电路100由彼此相等的两个分支21(精确地为21A、21B)形成，这两个分支21由两个功率MOSFET晶体管(在此处再次指示为上部晶体管23和下部晶体管24)的串联连接形成。
全桥电路100具有多个端子，包括：相应的第一端子a、a'；第二端子b、b'；第三端子c、c'；第四端子d、d'；以及第五端子e、e'。
同样在此处，每个晶体管23、24可以具有未示出的驱动器源极端子。
上部晶体管23、下部晶体管24和端子a、a'、b、b'、c、c'、d、d'、e、e'是等效的，并且如上面针对三相逆变器20描述地那样耦合，因此其描述将不被重复。
具体地，上部晶体管23和下部晶体管24可以具有图6或图7所示的结构。
因此，同样在此处，全桥电路100可以由电子器件105实施，如图25中的横截面所示，或者由电子器件110实施，如图27中的横截面所示。
如从图25和图8A之间的比较注意到的，图25的电子器件105的横截面等于图8A的横截面。
类似地，图27的电子器件110的横截面与图13的横截面相等。
相反，图28所示的简化连接方案只有两个部分(对应于两个分支21)，而不是图10C中的三个部分。
因此，电子器件105、110也被提供为包括第一衬底元件55、第二衬底元件56和管芯51(此处是四个)的夹层结构。
衬底元件55、56是上面讨论的类型，特别是第二导电层58形成管芯51之间的电连接以及与外部的电连接，在本文中不再重复。
电子器件105、110可以通过任何类型的引线与衬底(未示出)连接，包括突出引脚和杆引脚；杆引脚可以具有不同的高度，如上面在图15至图18中描述的，并且如上面讨论的那样被耦合至冷却结构65、66、95。
通过这种方式，甚至高达50％的板面积减少可以被获得。
本文描述的电子器件具有许多优点。
具体地，除了提供非常高的散热性之外，由于没有内部接合接线，它还具有更少的电感寄生效应、更好的热性能和更大的可靠性。
电子器件也可以是非常紧凑的。
组装过程被简化，并且成品器件具有高可靠性。
可获得的高爬电距离允许电子器件被用于高电压和极高电压应用，高达1200V。
最后，很明显，修改和变化可以对本文描述和图示的电子器件进行，而不脱离本公开的范围，如在所附权利要求中定义的。例如，所描述的不同实施例可以被组合以提供其他解决方案。
一种电子器件(50、60、70、75、85、105、110)可以被概括为包括至少第一分支和第二分支(21A、21B、21C)，每个分支包括彼此串联布置的第一晶体管和第二晶体管(23、24)，该电子器件包括第一衬底元件(55)、第二衬底元件(56)和半导体材料的多个管芯(51)，多个管芯(51)各自在第一晶体管和第二晶体管之间集成相应的晶体管，管芯被彼此并排布置并且在第一衬底元件和第二衬底元件之间，其中第一衬底元件和第二衬底元件(55、56)各自包括多层结构，该多层结构包括第一导电层(57)、第二导电层(58)和绝缘层(59)，该绝缘层(59)被布置在第一导电层和第二导电层之间，第一衬底元件和第二衬底元件(55、56)的第一导电层(57)面向电子器件的外侧并且限定电子器件的第一主面和第二主面，并且第一衬底元件和第二衬底元件(55、56)的第二导电层(58)被成形为形成接触区域(52A至52F、33A至33D；62A至62D)，该接触区域面向多个管芯(51)并且与多个管芯(51)选择性地电接触。
该电子器件还可以包括第三分支(21C)，该第三分支包括相互串联布置的相应的第一晶体管和相应的第二晶体管(23、24)，其中该电子器件形成逆变器电路(20)。
电子器件可以形成全桥电路(100)。
第一衬底元件和第二衬底元件(55、56)可以由DBC(直接接合铜)衬底形成。
第一晶体管和第二晶体管(23、24)可以具有第一导电端子(a、a'、c、c')、第二导电端子(c、c'、e、e')和控制端子(b、b'、d、d')，其中第一衬底元件(55)的第二导电层(58)可以形成：第一连接区域(52A)，将第一分支(21A)的第一晶体管(23)的第一导电端子和第二分支(21B)的第一晶体管(23)的第一导电端子耦合，并且被耦合至电子器件的第一外部端子(a、a')；第二连接区域(52C)，将第一分支(21A)的第二晶体管(23)的第一导电端子耦合至电子器件的第二外部端子(c)；以及第三连接区域(52C)，将第二分支(21B)的第二晶体管(24)的第一导电端子耦合至电子器件的第三外部端子(c')；并且第二衬底元件(56)的第二导电层(58)可以形成：至少第四连接区域(52D)，将第一分支(21A)的第二晶体管的第二导电端子和第二分支(21B)的第二晶体管的第二导电端子耦合至电子器件的第四外部端子(e、e')；第五连接区域(52B)，将第二连接区域(52C)耦合至第一分支(21A)的第一晶体管(23)的第二导电端子；以及第六连接区域(52B)，将第三连接区域(52C)耦合至第二分支(21B)的第一晶体管(23)的第二导电端子，第一衬底元件和/或第二衬底元件(55、56)的第二导电层(58)形成外部控制区域(b、b'、d、d')，该外部控制区域被耦合至电子器件的第一分支的第一晶体管和第二晶体管的控制端子以及第二分支(21A、21B)的第一晶体管和第二晶体管的控制端子。
第一晶体管和第二晶体管(23、24)可以具有第一导电端子(a、a'、c、c')、第二导电端子(c、c'、e、e')和控制端子(b、b'、d、d')，其中第一衬底元件或第二衬底元件(55、56)的第二导电层(58)可以形成：第七连接区域(61E)，经第一分支(21A)第一晶体管(23)的第一导电端子和第二分支(21B)的第一晶体管(23)的第一导电端子耦合，并且被耦合至电子器件的第五外部端子(a、a')；第八连接区域(62B)，将第一分支(21A)的第一晶体管(23)的第二导电端子耦合至电子器件的第一分支(21A)的第二晶体管(23)的第一导电端子和第六外部端子(c)；以及第九连接区域(62B)，将第二分支(21B)的第一晶体管(23)的第二导电端子耦合至电子器件的第二分支(21B)的第二晶体管(24)的第一导电端子和第七外部端子(c')；以及至少第十连接区域(62D)，将第一分支(21A)
第二晶体管(24)的第二导电端子和第二分支(21B)的第二晶体管(24)的第二导电端子耦合至电子器件的第八外部端子(e、e')；第一衬底元件和/或第二衬底元件(55、56)的第二导电层(58)形成外部控制区域(b、b'、d、d')，该外部控制区域被耦合至电子器件的第一分支(21A)的第一晶体管和第二晶体管的控制端子以及第二分支(21B)的第一晶体管和第二晶体管的控制端子。
该电子器件可以包括封装质量块(54)，该封装质量块(54)侧向包围第一衬底元件(55)、第二衬底元件(56)并且使多个管芯(51)嵌入，封装质量块(54a)分别在电子器件的第一主面和第二主面处与第一衬底元件和第二衬底元件(55、56)的第一导电层(57)齐平。
电子器件可以包括外部连接引线(53、73、83)，该外部连接引线(53、73、83)被选择性地耦合至第一衬底元件和/或第二衬底元件(55、56)的第二导电层(58)的接触区域(52A至52F、33A至33D、62A至62D)。
外部连接引线可以包括用于表面安装的杆引脚(73、93)，该杆引脚(73、93)具有与选择性接触区域(52A至52F、33A至33D；62A至62D)直接电接触的横向突起(73B)。
第一衬底元件和第二衬底元件(55、56)以及管芯(51)可以限定器件高度，并且杆引脚(93)相对于器件高度具有更大的高度。
一种功率电子模块可以被概括为包括：承载结构(67)；第一电子器件；以及第一冷却结构(66)，其中第一电子器件以第一主面面向承载结构(67)，并且以第二主面与冷却结构接触。
第一电子器件可以具有高度相对于器件高度更大的杆引脚(93)，并且还可以包括被布置在第一电子器件的第二面和承载结构(67)之间的第二冷却结构(65)。
杆引脚(93)的高度可以至少等于第一电子器件(85)的高度和第二冷却结构(65)的高度之和，并且与承载结构(67)直接电接触。
杆引脚(93)的高度可以等于第一电子器件(85)的高度、第一冷却结构(66)的高度和第二冷却结构(65)的高度之和，并且可以与承载结构(67)直接电接触。
功率电子模块还可以包括被布置在第一电子器件(85)上方并且在第一冷却结构(66)下方的第二电子器件(85)，以及被布置在第一和第二电子器件(85)之间的第三冷却结构(95)。
上述各种实施例可以被组合，以提供其他实施例。在本说明书中提及和/或在应用数据表中列举的所有美国专利、美国专利申请出版物、美国专利申请、外国专利、外国专利申请和非专利出版物通过引用全部并入本文。如果需要采用各种专利、申请和出版物的概念以提供其他实施例，则实施例的各个方面可以被修改。
鉴于上面详述的描述，这些和其他改变可以对实施例进行。通常，在以下权利要求中，所使用的术语不应被解释为将权利要求限于本说明书和权利要求中公开的具体实施例，而是应被解释为包括所有可能的实施例以及这种权利要求被赋予的等效物的全部范围。因此，权利要求不受本公开的限制。

Claims (20)

1.一种电子器件，包括：
第一主面和第二主面，所述第二主面与所述第一主面相对；
第一分支，包括串联布置的第一晶体管和第二晶体管；
第二分支，包括串联布置的第三晶体管和第四晶体管；
第一衬底元件；
第二衬底元件，与所述第一衬底元件间隔开；以及
多个管芯，彼此并排地布置并且在所述第一衬底元件和所述第二衬底元件之间，所述多个管芯包括：
第一管芯，包括所述第一分支的所述第一晶体管；
第二管芯，包括所述第一分支的所述第二晶体管；
第三管芯，包括所述第二分支的所述第三晶体管；以及
第四管芯，包括所述第二分支的所述第四晶体管，并且其中所述第一衬底元件和所述第二衬底元件各自包括多层结构，所述多层结构包括第一导电层、第二导电层以及被布置在所述第一导电层和所述第二导电层之间的绝缘层，
所述第一衬底元件的第一导电层和所述第二衬底元件的第一导电层分别面向所述电子器件的外侧，并且分别限定所述第一主面和所述第二主面，并且
所述第一衬底元件的第二导电层和所述第二衬底元件的第二导电层包括接触区域，所述接触区域面向所述多个管芯并且与所述多个管芯选择性地电接触。
2.根据权利要求1所述的电子器件，还包括第三分支，所述第三分支包括串联布置的第五晶体管和第六晶体管。
3.根据权利要求1所述的电子器件，其中所述第一分支和所述第二分支是全桥电路。
4.根据权利要求1所述的电子器件，其中所述第一衬底元件和所述第二衬底元件由直接接合铜DBC衬底形成。
5.根据权利要求1所述的电子器件，还包括：
第一外部端子；
第二外部端子；
第三外部端子；以及
第四外部端子，并且其中：
所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管各自具有第一导电端子、第二导电端子和控制端子，
所述第一衬底元件的第二导电层包括：
第一连接区域，将所述第一分支的所述第一晶体管的第一导电端子耦合至所述第二分支的所述第三晶体管的第一导电端子，并且所述第一连接区域被耦合至所述第一外部端子；
第二连接区域，将所述第一分支的所述第一晶体管的第一导电端子耦合至所述第二外部端子；以及
第三连接区域，将所述第二分支的所述第二晶体管的第一导电端子耦合至第三外部端子；
所述第二衬底元件的第二导电层包括：
第四连接区域，将所述第一分支的第二晶体管的第二导电端子耦合至所述第二分支的所述第四晶体管的第二导电端子，并且所述第二连接区域被耦合至第四外部端子；
第五连接区域，将所述第四连接区域耦合至所述第一分支的所述第一晶体管的第二导电端子；以及
第六连接区域，将所述第三连接区域耦合至所述第二分支的所述第三晶体管的第一导电端子，
以下所述第一衬底元件的第二导电层和所述第二衬底元件的第二导电层中的至少一个第二导电层包括外部控制区域，所述外部控制区域被分别耦合至所述第一分支和所述第二分支的所述第一晶体管的控制端子、所述第二晶体管的控制端子、所述第三晶体管的控制端子和所述第四晶体管的控制端子。
6.根据权利要求1所述的电子器件，还包括：
第一外部端子；
第二外部端子；以及
第三外部端子，并且其中：
所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管具有第一导电端子、第二导电端子和控制端子，
其中以下所述第一衬底元件和所述第二衬底元件中的至少一个衬底元件的所述第二导电层包括：
第一连接区域，将所述第一分支的所述第一晶体管的第一导电端子耦合至所述第二分支的所述第三晶体管的第一导电端子，并且所述第一连接区域被耦合至第一外部端子；
第二连接区域，将所述第一分支的所述第一晶体管的第二导电端子耦合至所述第一分支的第二晶体管的第一导电端子，并且所述第二连接区域被耦合至第二外部端子；以及
第三连接区域，将所述第二分支的所述第一晶体管的第二导电端子耦合至所述第二分支的所述第四晶体管的第一导电端子，并且所述第三连接区域被耦合至所述电子器件的第三外部端子(c')；以及
第四连接区域，将所述第一分支的第二晶体管的第二导电端子和第二分支的所述第四晶体管的第二导电端子耦合至所述电子器件的第四外部端子；
以下所述第一衬底元件和所述第二衬底元件中的至少一个衬底元件的所述第二导电层包括外部控制区域，所述外部控制区域被分别耦合至所述第一分支和所述第二分支的所述第一晶体管的控制端子、所述第二晶体管的控制端子、所述第三晶体管的控制端子和所述第四晶体管的控制端子。
7.根据权利要求1所述的电子器件，还包括封装质量块，所述封装质量块侧向包围所述第一衬底元件、所述第二衬底元件并且使所述多个管芯嵌入，所述封装质量块分别在所述第一主面和所述第二主面处与所述第一衬底元件的第一导电层以及所述第二衬底元件的第一导电层共面。
8.根据权利要求1所述的电子器件，包括外部连接引线，所述外部连接引线被选择性地耦合至以下所述第一衬底元件和所述第二衬底元件中的至少一个衬底元件的所述第二导电层的所述接触区域。
9.根据权利要求8所述的电子器件，其中所述外部连接引线包括用于表面安装的杆引脚，所述杆引脚具有与选择性接触区域直接电接触的横向突起。
10.根据权利要求9所述的电子器件，其中器件高度在从所述第一主面指向所述第二主面的方向上延伸，并且从所述第一主面延伸到所述第二主面，并且所述杆引脚具有杆引脚高度，所述杆引脚高度在从所述第一主面指向所述第二主面的所述方向上延伸并且大于所述器件高度。
11.一种功率电子模块，包括：
承载结构；
第一冷却结构；
第一电子器件，在所述第一冷却结构上，所述第一电子器件包括：
第一主面和第二主面，所述第二主面与所述第一主面相对，所述第一主面位于所述第一冷却结构上；
第一分支，包括串联布置的第一晶体管和第二晶体管；
第二分支，包括串联布置的第三晶体管和第四晶体管；
第一衬底元件；
第二衬底元件，与所述第一衬底元件间隔开；以及
多个管芯，彼此并排地布置并且在所述第一衬底元件和所述第二衬底元件之间，所述多个管芯包括：
第一管芯，包括所述第一分支的所述第一晶体管；
第二管芯，包括所述第一分支的所述第二晶体管；
第三管芯，包括所述第二分支的所述第三晶体管；以及
第四管芯，包括所述第二分支的所述第四晶体管，并且
其中所述第一衬底元件和所述第二衬底元件各自包括多层结构，所述多层结构包括第一导电层、第二导电层以及被布置在所述第一导电层和所述第二导电层之间的绝缘层，
其中所述第一衬底元件的第一导电层和所述第二衬底元件的第一导电层分别面向所述电子器件的外侧，并且分别限定所述第一主面和所述第二主面，并且
其中所述第一衬底元件的第二导电层和所述第二衬底元件的第二导电层包括接触区域，所述接触区域面向所述多个管芯并且与所述多个管芯选择性地电接触。
12.根据权利要求11所述的功率电子模块，还包括在所述电子器件的所述第二主面上的第二冷却结构。
13.根据权利要求11所述的功率电子模块，其中：
所述第一电子器件还包括：
第一高度，在从所述第一主面指向所述第二主面的方向上从所述第一主面延伸到所述第二主面；以及
杆引脚，具有在从所述第一主面指向所述第二主面的所述方向上延伸的杆引脚高度；
所述第一冷却结构具有在从所述第一主面指向所述第二主面的所述方向上延伸的第二高度；
所述杆引脚的所述杆引脚高度大于所述第一高度和所述第二高度之和；并且
所述杆引脚与所述承载结构直接电接触。
14.根据权利要求12所述的功率电子模块，还包括在所述第一电子器件的所述第二主面上的第二冷却结构，所述第二冷却结构具有在从所述第一主面指向所述第二主面的所述方向上延伸的第三高度，并且
其中所述杆引脚的所述杆引脚高度等于所述第一电子器件的所述第一高度、所述第一冷却结构的所述第二高度和所述第二冷却结构的所述第三高度之和，并且所述杆引脚与所述承载结构直接电接触。
15.根据权利要求13所述的功率电子模块，还包括：
第二电子器件，被布置在所述第一电子器件上方并且在所述第一冷却结构下方，以及
第三冷却结构，被布置在所述第一电子器件和所述第二电子器件之间。
16.一种器件，包括：
第一衬底，包括：
第一侧壁；
第一表面和第二表面，所述第二表面与所述第一表面相对；
第一导电层，在所述第一表面处；
第一绝缘层，在所述第一导电层上；
第二导电层，在所述第一绝缘层上并且在所述第二表面处；
第二衬底，包括：
第二侧壁；
第三表面和第四表面，所述第四表面与所述第三表面相对，所述第三表面面向所述第一衬底；
第三导电层，在所述第三表面处；
第二绝缘层，在所述第二导电层上；以及
第四导电层，在所述绝缘层上并且在所述第四表面处；
多个管芯，在所述第一导电层上并且被所述第二导电层重叠，所述多个管芯被耦合至所述第一导电层和所述第二导电层；
封装质量块，在所述第一衬底的所述第二表面和所述第二衬底的所述第三表面之间，所述封装质量块包括：
从所述第一侧壁和第二侧壁向外延伸的部分；以及
凹槽，延伸到所述部分中。
17.根据权利要求16所述的器件，其中所述多个管芯包括：
管芯的第一分支，包括：
第一管芯，具有第一晶体管；以及
第二管芯，具有第二晶体管，所述第二晶体管与所述第一晶体管串联；
管芯的第二分支，包括：
第三管芯，具有第三晶体管；以及
第四管芯，具有第四晶体管，所述第四晶体管与所述第三晶体管串联；
管芯的第三分支，包括：
第五管芯，具有第五晶体管；以及
第六管芯，具有第六晶体管，所述第六晶体管与所述第五晶体管串联。
18.根据权利要求17所述的器件，其中所述第一晶体管的第一导电端子、所述第二晶体管的第一导电端子和所述第三晶体管的第一导电端子通过所述第二衬底的所述第三导电层的第一连接区域而被耦合至彼此，并且所述第二晶体管的第二导电端子、所述第四晶体管的第二导电端子和所述第六晶体管的第二导电端子通过所述第二衬底的所述第三导电层的第二连接区域而被耦合至彼此。
19.根据权利要求17所述的器件，其中所述第一晶体管的第一导电端子、所述第二晶体管的第一导电端子和所述第三晶体管的第一导电端子通过所述第一衬底的所述第二导电层的连接区域而被耦合至彼此。
20.根据权利要求16所述的器件，还包括：
封装质量块，围绕所述第一衬底和所述第二衬底延伸，覆盖所述第一衬底的所述第一侧壁和所述第二衬底的所述第二侧壁，所述封装质量块包括：
从所述第一侧壁和所述第二侧壁向外延伸的部分；以及
凹槽，延伸到所述封装质量块中，并且
其中所述部分在从所述第一主面指向所述第二主面的方向上的第一高度等于所述器件在从所述第一主面指向所述第二主面的所述方向上的第二高度。
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* Cited by examiner, † Cited by third party
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ITUB20153344A1 (it) * 2015-09-02 2017-03-02 St Microelectronics Srl Modulo di potenza elettronico con migliorata dissipazione termica e relativo metodo di fabbricazione
US20220157767A1 (en) * 2019-05-22 2022-05-19 Mitsubishi Electric Corporation Semiconductor device, power converter, and method of manufacturing semiconductor device
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