JP4531075B2 - 半導体回路 - Google Patents

半導体回路 Download PDF

Info

Publication number
JP4531075B2
JP4531075B2 JP2007130803A JP2007130803A JP4531075B2 JP 4531075 B2 JP4531075 B2 JP 4531075B2 JP 2007130803 A JP2007130803 A JP 2007130803A JP 2007130803 A JP2007130803 A JP 2007130803A JP 4531075 B2 JP4531075 B2 JP 4531075B2
Authority
JP
Japan
Prior art keywords
circuit
semiconductor
sic
wide gap
drive circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007130803A
Other languages
English (en)
Other versions
JP2008288802A (ja
Inventor
勝美 石川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2007130803A priority Critical patent/JP4531075B2/ja
Priority to DE102008023315A priority patent/DE102008023315A1/de
Priority to US12/122,145 priority patent/US20080284482A1/en
Publication of JP2008288802A publication Critical patent/JP2008288802A/ja
Application granted granted Critical
Publication of JP4531075B2 publication Critical patent/JP4531075B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/538—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a push-pull configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6877—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the control circuit comprising active elements different from those used in the output circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13062—Junction field-effect transistor [JFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
    • H03K17/08148—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in composite switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
    • H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0036—Means reducing energy consumption
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electronic Switches (AREA)
  • Inverter Devices (AREA)
  • Power Conversion In General (AREA)

Description

本発明は、インバータなど、スイッチング素子を駆動する半導体回路に関する。
インバータ装置は、例えば低圧側アーム（以下、これを下アームという）のスイッチング素子と、高圧側アーム（以下、これを上アームという）のスイッチング素子とを含んで構成される。インバータ装置では、これらスイッチング素子が主電源端子間にトーテムポール接続（直列接続）されている。
ここで上アームのスイッチング素子は、主電源からトランスによって絶縁され、基準となる電位に対して、電気的に浮動した電源で駆動される。ところが、こうした浮動した電源で上アームのスイッチング素子を駆動する場合において、下アームのスイッチング素子を駆動するための信号を、上アームのスイッチング素子の駆動回路へ伝達するときには、昇圧レベルシフト回路を用いる必要がある。また、上アームのスイッチング素子を駆動する信号を、下アームのスイッチング素子の駆動回路へ伝達するために、降圧レベルシフト回路を用いているものもある。
近年では、こうしたスイッチング素子を駆動するための駆動回路や、昇圧または降圧レベルシフト回路等は、集積回路（ゲートドライバＩＣ）として構成されており、広く用いられている（例えば特許文献１）。
こうした半導体回路は、図１０にその概要を示すように、下アーム駆動回路２１と、上アーム駆動回路２２とを備える。ここで下アーム駆動回路２１は、パルス発生器３１と、高耐圧シリコン（Ｓｉ）−ｎＭＯＳＦＥＴ１３，１４と、駆動回路３２と、を含んで構成される。
また、上アーム駆動回路２２は、ＲＳ（Reset-Set）フリップフロップ３７と、駆動回路３８とを含んで構成されている。またこれらのほかにレベルシフト回路は、受動部品や電源などを含むが、詳しい回路とその動作については広く知られているので、ここでは能動部品の動作について主として述べる。
下アーム駆動回路２１のパルス発生器３１は、上アーム用の入力信号の入力を受けて、高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１４にパルス信号を出力し、また、時間をおいてＳｉ−ｎＭＯＳＦＥＴ１３にパルス信号を出力する。
高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１３，１４は、パルス発生器３１が出力するパルス信号をゲートに受けると、ドレイン・ソース間を導通させる。パルス発生器３１が高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１４に対してパルス信号（セットパルス）を出力すると、図１１に示すように、高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１４においてドレイン・ソース間が導通する。そしてＲＳフリップフロップ３７のセット端子（Ｓ）の信号がＬとなる。これによってＲＳフリップフロップ３７が出力端子Ｑの電位をＨとする。駆動回路３８はＲＳフリップフロップ３７の出力を受けて、上アームのスイッチング素子５２（ここではＩＧＢＴ）のゲート電位をＨとする。そしてスイッチング素子５２のエミッタ電位が上昇し、Ｈレベルとなる。
その後、パルス発生器３１は、高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１３に対してパルス信号（リセットパルス）を出力する。すると、高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１３においてドレイン・ソース間が導通する。これによりＲＳフリップフロップ３７のリセット端子（Ｒ）の信号がＬとなり、ＲＳフリップフロップ３７が出力端子Ｑの電位をＬとする。駆動回路３８はＲＳフリップフロップ３７の出力を受けて、上アームのスイッチング素子５２（ここではＩＧＢＴ）のゲート電位をＬとする。そしてスイッチング素子５２のエミッタ電位が下降し、Ｌレベルとなる。
この例の回路では、高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１３，１４をパルス駆動することで、高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１３，１４の発熱量を低減している。
すなわち、パルス発生器３１により高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１３，１４のゲートが駆動されている間、高圧側回路より、抵抗Ｒ１と高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１３との抵抗の和、または抵抗Ｒ２と高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１４との抵抗の和、並びに電源電圧で決定される電流がそれぞれの高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１３，１４に流れることとなる。そして当該期間、高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１３，１４は発熱するため、パルス幅は、短い方が望ましい。
一方、例えばセット信号の駆動電圧信号により、スイッチング素子５２がターンオンしたとき、スイッチング素子５２（ここではＩＧＢＴ）のエミッタ電位には急激な変化が生じる。この変化の速度dv/dtによる過渡期間が長くなると、ＲＳフリップフロップ３７のセット信号やリセット信号にノイズを発生し、スイッチング素子５２が意図せずオンとなったりオフとなったりする。そこで、例えば特許文献１に開示の方法では、dv/dt妨害除去能力向上させて、こうした不具合を防止するべく、パルスフィルタを用いる方式が提案されている。
特許３０９２８６２号
しかしながら、上記従来のパルスフィルタを用いる回路では、dv/dtが低い場合には、このパルスフィルタの時定数を長くする必要がある。しかし、パルスフィルタの時定数を長くする場合は、セットパルスやリセットパルスのパルス幅を増大する必要があって、パルス幅を短縮するべき要望を満足できなくなる。
本発明は上記実情に鑑みて為されたもので、スイッチング素子をパルス制御する場合に、上記相反する課題を解決できる半導体回路を提供することを、その目的の一つとする。
上記従来例の問題点を解決するための本発明は、高圧側スイッチング素子と低圧側スイッチング素子との中点電位に負荷を接続したインバータ装置を駆動する半導体回路であって、前記インバータ装置の高圧側スイッチング素子をオン、またはオフとする入力信号を受けて、オンとなるタイミングまたはオフとなるタイミングでそれぞれパルス信号を発生するパルス発生回路と、前記高圧側スイッチング素子を駆動する駆動回路と、前記パルス発生回路で発生したパルス信号を、前記駆動回路へ伝達する伝達回路と、を含み、前記伝達回路において、パルス信号の伝達のためにワイドギャップ半導体を使用し、前記パルス発生回路が発生するパルス信号のパルス幅は、前記伝達回路によって当該パルス信号が前記駆動回路に伝達されている間において、前記高圧側スイッチング素子から前記負荷に対して出力される電位の過渡期間が存在するようなパルス幅である、ことを特徴としている。

ここで前記伝達回路におけるワイドギャップ半導体は、ＳｉＣ、ＧａＮ、またはダイヤモンドを用いてなってもよい。
さらに、前記伝達回路におけるワイドギャップ半導体は、ＭＯＳＦＥＴ、接合型ＦＥＴ、またはＩＧＢＴであってもよい。
さらに、この半導体回路は、金属タブと、前記金属タブ上に設けられ、前記駆動回路を形成したシリコンチップと、を含み、当該駆動回路を形成したシリコンチップを設けた前記金属タブ上に、前記ワイドギャップ半導体を形成し、ワイヤーボンディングにより前記駆動回路に接続されていてもよい。
このとき、前記シリコンチップと、前記ワイドギャップ半導体とは、前記金属タブに対して高融点半田を用いて接続されていてもよい。
ここで前記ワイドギャップ半導体が複数形成され、各ワイドギャップ半導体から前記駆動回路までの距離及び、ワイヤーボンディングの長さが実質的に同じとなっていてもよい。
さらに、この半導体回路は、シリコンチップと、前記シリコンチップ上に前記駆動回路を配置するとともに、当該シリコンチップの一部に選択的にＧａＮを形成することで前記ワイドギャップ半導体を形成していてもよい。
本発明の実施の形態について図面を参照しながら説明する。本実施の形態の半導体回路は、高圧側スイッチング素子と低圧側スイッチング素子との中点電位に負荷を接続したインバータ装置を駆動するものであり、駆動のための信号を駆動回路へ伝達する回路において、ワイドギャップ半導体を使用するものである。
本発明の実施の形態に係る半導体回路の一つの例は、図１に示すハーフブリッジＩＧＢＴモジュールである。この回路は、下アーム駆動回路２１′と、上アーム駆動回路２２′と、ＳｉＣ（シリコン−炭素）−ＭＯＳＦＥＴを含む信号伝達回路２３と、電源４１，４２とを含んで構成され、各駆動回路２１′、２２′の出力は、対応する電圧駆動型スイッチング素子（ここではＩＧＢＴ）５１，５２のゲート端子に接続されている。
なお、ここで制御の対象となっている各ＩＧＢＴ５１，５２は直列に、トーテムポール接続され、電源５５に接続されている。そしてこれらＩＧＢＴ５１，５２の中点電位に負荷５６が接続される。また各ＩＧＢＴ５１，５２のエミッタ・コレクタ端子間にはそれぞれ、ＩＧＢＴ５１，５２を保護するためのフリーホイールダイオード５３，５４が並列に接続されている。
ここで、下アーム駆動回路２１′は、パルス発生回路３１と、駆動回路３２とを含んで構成されている。また上アーム駆動回路２２′は、上アーム側レベルシフト回路３９と、駆動回路３８とを含んで構成されている。
パルス発生回路３１は、上アーム用の入力信号を受けたタイミングでパルス信号を出力する。このパルス信号は、信号伝達回路２３を構成するＳｉＣ−ＭＯＳＦＥＴのゲート端子に出力される。これにより、信号伝達回路２３のＳｉＣ−ＭＯＳＦＥＴがオンとなって上アーム側レベルシフト回路３９に信号が伝達される。上アーム側レベルシフト回路３９は、駆動回路３８を制御して、上アームのスイッチング素子５２を駆動させる。
また、下アーム用の入力信号が入力されると、駆動回路３２が下アームのスイッチング素子５１を駆動させる。
本実施の形態において特徴的なことの一つは、信号伝達回路２３にワイドギャップ半導体のひとつであるＳｉＣ−ＭＯＳＦＥＴを採用していることである。このＳｉＣ−ＭＯＳＦＥＴを採用したことで、信号伝達回路２３のオン抵抗を約１／１０に低減でき、発生する損失も小さくできる。またこれによりデバイスの発熱が低減されるうえ、Ｓｉデバイスに比して熱伝導率が高く、高温での動作も可能となっている。
図２は、本発明の実施の形態の半導体回路の別の例であり、図１０に示したパワー半導体素子の駆動回路に対応する例である。この例による半導体回路は、下アーム駆動回路２４と、上アーム駆動回路２２と、信号伝達回路２３とを備える。ここで下アーム駆動回路２４は、パルス発生器３１と、駆動回路３２と、を含んで構成される。また上アーム駆動回路２２は、ＲＳ（Reset-Set）フリップフロップ３７と、駆動回路３８とを含んで構成されている。またこの半導体回路は、これらのほかに抵抗器ＲとツェナーダイオードＤとを並列に接続したレベルシフト回路や、電源回路などを含む。さらに、ここでは図１０に示した例と同様の動作を行う部分については同じ符号を付して詳細な説明を省略する。
これら下アーム駆動回路２４と、上アーム駆動回路２２との出力は、対応する電圧駆動型スイッチング素子（ここではＩＧＢＴ）５１，５２のゲート端子に接続されている。
なお、ここで制御の対象となっている各ＩＧＢＴ５１，５２は直列に、トーテムポール接続され、電源５５に接続されている。そしてこれらＩＧＢＴ５１，５２の中点電位に負荷５６が接続される。また各ＩＧＢＴ５１，５２のエミッタ・コレクタ端子間にはそれぞれ、ＩＧＢＴ５１，５２を保護するためのフリーホイールダイオード５３，５４が並列に接続されている。
また信号伝達回路２３は、ワイドギャップ半導体の一種であるＳｉＣ−ｎＭＯＳＦＥＴ１１及びＳｉＣ−ｎＭＯＳＦＥＴ１２を含む。
下アーム駆動回路２４のパルス発生器３１は、上アーム用の入力信号の入力を受けて、信号伝達回路２３のＳｉＣ−ｎＭＯＳＦＥＴ１２にパルス信号を出力し、また、時間をおいてＳｉＣ−ｎＭＯＳＦＥＴ１１にパルス信号を出力する。
信号伝達回路２３のＳｉＣ−ｎＭＯＳＦＥＴ１１，１２は、パルス発生器３１が出力するパルス信号をゲートに受けると、ドレイン・ソース間を導通させる。パルス発生器３１がＳｉＣ−ｎＭＯＳＦＥＴ１２に対してパルス信号（セットパルス）を出力すると、図３に示すように、高耐圧ＳｉＣ−ｎＭＯＳＦＥＴ１２においてドレイン・ソース間が導通する。そしてＲＳフリップフロップ３７のセット端子（Ｓ）の信号がＬとなる。これによってＲＳフリップフロップ３７が出力端子Ｑの電位をＨとする。駆動回路３８はＲＳフリップフロップ３７の出力を受けて、上アームのスイッチング素子５２（ここではＩＧＢＴ）のゲート電位をＨとする。そしてスイッチング素子５２のエミッタ電位が上昇し、Ｈレベルとなる。
その後、パルス発生器３１が、ＳｉＣ−ｎＭＯＳＦＥＴ１１に対してパルス信号（リセットパルス）を出力する。すると、ＳｉＣ−ｎＭＯＳＦＥＴ１１においてドレイン・ソース間が導通する。これによりＲＳフリップフロップ３７のリセット端子（Ｒ）の信号がＬとなり、ＲＳフリップフロップ３７が出力端子Ｑの電位をＬとする。駆動回路３８はＲＳフリップフロップ３７の出力を受けて、上アームのスイッチング素子５２（ここではＩＧＢＴ）のゲート電位をＬとする。そしてスイッチング素子５２のエミッタ電位が下降し、Ｌレベルとなる。
本実施の形態の回路によると、信号伝達回路２３において、一般的なＳｉデバイスに比べ、オン抵抗が１／１０であり、発生する損失も小さく、発熱が低減されているワイドギャップ半導体（ＳｉＣデバイス）を用いている。このため、フリップフロップ３７に対するセット信号やリセット信号のパルス幅Ｗを大きくしたとしても、信号伝達回路２３における発熱が少ない。またワイドギャップ半導体であるＳｉＣデバイスは熱伝導率が高く、高温でも動作可能であるために、高温となっても誤作動が少なくなっている。すなわち、図３に例示するように、駆動のためのパルス幅を十分大きくでき、スイッチング素子であるＩＧＢＴを誤ってオンとしたりオフとしたりする現象の発生を抑制できる。
なお、ここでは信号伝達回路２３に、ＳｉＣ−ｎＭＯＳＦＥＴ１１及びＳｉＣ−ｎＭＯＳＦＥＴ１２を用いているが、ＳｉＣの接合ＦＥＴ（ＪＦＥＴ）やＩＧＢＴを用いても構わない。ＳｉＣ−接合ＦＥＴを用いることとすれば、ＳｉＣ−ＭＯＳＦＥＴよりも更に低損失化が可能であり、さらに信頼性を向上できる。
また、本実施の形態の半導体回路は、集積回路として実現されてもよい。この場合は、図４に例示するように、アロイや銅など金属で形成したタブ７１上に、下アーム駆動回路２４を含むＳｉチップ７２と、上アーム駆動回路２１を含むＳｉチップ７３とを形成する。また、これらとは別に、タブ７１上に、信号伝達回路２３のＳｉＣ−ｎＭＯＳＦＥＴ１１，１２をそれぞれ含むチップ７４，７５を実装する。また、タブ７１上には、ボンディングパッド８１ａ、８１ｂ、８１ｃ、８２ａ、８２ｂ、８２ｃ、８３ａ、８３ｂ、８３ｃを配置し、これらボンディングパッドと、各チップの端子とをワイヤーボンディングにて接続する。さらに、信号伝達回路２３のＳｉＣ−ｎＭＯＳＦＥＴ１１，１２と、Ｓｉチップ７２，７３とをワイヤーボンディングにて接続する。このとき、Ｓｉチップ７２，７３と、ワイドギャップ半導体である信号伝達回路２３のＳｉＣ−ｎＭＯＳＦＥＴ１１，１２とは、タブ７１に対して高融点半田を用いて接続されていてもよい。
また、ワイドギャップ半導体ＳｉＣ−ｎＭＯＳＦＥＴ１１，１２のそれぞれについて、各駆動回路を形成したＳｉチップ７２，７３までの距離と、ワイヤーボンディングの長さとが実質的に同じとなるようにしておいてもよい。
このように本実施の形態の半導体回路では、ＳｉＣ−ｎＭＯＳＦＥＴ１１，１２を含むチップ７４、７５は、Ｓｉチップと別々に配置される。このように発熱しやすいＳｉＣ部分を、Ｓｉチップ部分から離隔して配置したことで、従来のＳｉチップのみの回路に比べ、動作可能温度を向上できる。
またここででは、ＳｉＣ−ｎＭＯＳＦＥＴを含むチップ７４及び７５を用いているが、これに代えて、ＳｉＣの接合ＦＥＴ（ＪＦＥＴ）やＩＧＢＴを含むチップを用いても構わない。ＳｉＣ−接合ＦＥＴを用いることとすれば、ＳｉＣ−ＭＯＳＦＥＴよりも更に低損失化が可能であり、さらに信頼性を向上できる。
さらに、上アーム側の回路において異常を検出したときに、下アーム側の回路へパルス信号を伝達することがある。この場合に上アーム側から下アーム側へ伝達されるパルス信号のパルス幅は、下アーム側のレベルシフト回路に過大な電流を供給しないよう、数μ秒以下と、短く設定されることとなっていた。そこで、この上アーム側から下アーム側へ信号を伝達する回路においても、ワイドギャップ半導体を用いることが考えられる。
すなわち、図５にハーフブリッジＩＧＢＴモジュールの構成を例として示すように、この例の半導体回路は、下アーム駆動回路２１″と、上アーム駆動回路２２′と、ＳｉＣ−ＭＯＳＦＥＴを含む信号伝達回路２３，３６と、電源４１，４２とを含んで構成され、各駆動回路２１″、２２′の出力は、対応する電圧駆動型スイッチング素子（ここではＩＧＢＴ）５１，５２のゲート端子に接続されている。
なお、ここで制御の対象となっている各ＩＧＢＴ５１，５２は直列に、トーテムポール接続され、電源５５に接続されている。そしてこれらＩＧＢＴ５１，５２の中点電位に負荷５６が接続される。また各ＩＧＢＴ５１，５２のエミッタ・コレクタ端子間にはそれぞれ、ＩＧＢＴ５１，５２を保護するためのフリーホイールダイオード５３，５４が並列に接続されている。
ここで、下アーム駆動回路２１″は、パルス発生回路３１と、駆動回路３２と、下アーム側レベルシフト回路３３とを含んで構成される。また上アーム駆動回路２２′は、上アーム側レベルシフト回路３９と、駆動回路３８とを含んで構成されている。なお、図１に示した回路と同様の構成については、同じ符号を付して詳しい説明を省略する。
この回路では、下アーム駆動回路２１″から上アーム駆動回路２２′への信号の伝達を行う信号伝達回路２３に、ワイドギャップ半導体の一例であるＳｉＣ−ｎＭＯＳＦＥＴを使用しているのに加えて、上アーム駆動回路２２′から下アーム駆動回路２１″への信号の伝達を行う信号伝達回路３６においてワイドギャップ半導体の一例であるＳｉＣ−ｐＭＯＳＦＥＴを用いている。このように、上アーム駆動回路２２′から下アーム駆動回路２１″への信号の伝達を行う信号伝達回路３６において、Ｓｉデバイスと比べて熱伝導率が高く、高温にて動作可能なワイドギャップ半導体（ここではＳｉＣデバイス）を採用したので、異常発生時に安定した信号伝達が可能となる。
次に本実施の形態の半導体回路の別の例として、上アーム側から下アーム側へ信号を伝達する回路を設けたパワー半導体素子の駆動回路の例を図６を参照して説明する。この図６に示す半導体回路は、図２に示した回路において上アーム側から下アーム側へ信号を伝達する回路を設けたものであり、下アーム駆動回路２４と、上アーム駆動回路２２と、信号伝達回路２３，２７を備える。ここで下アーム駆動回路２４は、パルス発生器３１と、駆動回路３２′と、を含んで構成される。また上アーム駆動回路２２は、ＲＳ（Reset-Set）フリップフロップ３７と、駆動回路３８′とを含んで構成されている。またこの半導体回路は、これらのほかに抵抗器ＲとツェナーダイオードＤとを並列に接続したレベルシフト回路や、電源回路などを含む。さらに、ここでは図２に示した例と同様の動作を行う部分については同じ符号を付して詳細な説明を省略する。
これら下アーム駆動回路２４と、上アーム駆動回路２２との出力は、対応する電圧駆動型スイッチング素子（ここではＩＧＢＴ）５１，５２のゲート端子に接続されている。
なお、ここで制御の対象となっている各ＩＧＢＴ５１，５２は直列に、トーテムポール接続され、電源５５に接続されている。そしてこれらＩＧＢＴ５１，５２の中点電位に負荷５６が接続される。また各ＩＧＢＴ５１，５２のエミッタ・コレクタ端子間にはそれぞれ、ＩＧＢＴ５１，５２を保護するためのフリーホイールダイオード５３，５４が並列に接続されている。
また信号伝達回路２３は、ワイドギャップ半導体の一種であるＳｉＣ−ｎＭＯＳＦＥＴ１１及びＳｉＣ−ｎＭＯＳＦＥＴ１２を含む。
本実施の形態では、上アーム駆動回路２２の駆動回路３８′が異常を検出すると、異常検出を表すパルス信号を信号伝達回路２７に出力する。信号伝達回路２７は、ＳｉＣ−ｐＭＯＳＦＥＴ１５を含んで構成されており、駆動回路３８′の出力するパルス信号は、このＳｉＣ−ｐＭＯＳＦＥＴ１５のゲート端子に入力される。信号伝達回路２７のＳｉＣ−ｐＭＯＳＦＥＴ１５は、駆動回路３８′のパルス信号を受けてオンとなり、ソース−ドレイン間を導通させる。これにより、下アーム駆動回路２４のレベルシフト回路（抵抗器Ｒ３及びツェナーダイオードＤ３で構成される回路）で定められる電位の信号を、駆動回路３２′へ供給することとなる。そして駆動回路３２′が、ＩＧＢＴ５１の駆動動作を停止する。
このように、上アーム駆動回路２２から下アーム駆動回路２４へ信号の伝達を行う信号伝達回路２７に、ワイドギャップ半導体の一例であるＳｉＣ−ｐＭＯＳＦＥＴ１５を用いることで、Ｓｉデバイスを用いる場合に比較して、そのオン抵抗及び発熱を低減でき、デバイスの発熱を低減できる。また、ＳｉＣデバイスは、Ｓｉデバイスと比較して熱伝導率が高く、高温でも動作可能なデバイスである。そのため、異常信号を安定的に伝達できる。
なお、この信号伝達回路２７には、ＳｉＣ−ｐＭＯＳＦＥＴ１５を用いているが、これに代えてＳｉＣの接合ＦＥＴ（ＪＦＥＴ）やｐ型ゲートのＩＧＢＴを用いても構わない。ＳｉＣ−接合ＦＥＴを用いることとすれば、ＳｉＣ−ＭＯＳＦＥＴよりも更に低損失化が可能であり、さらに信頼性を向上できる。
さらに、この信号伝達回路２７を含む半導体回路を集積回路として実装する場合の例を図７に示す。図４に示したものと同様の構成をとる部分については同じ符号を付して詳細な説明を省略する。本実施の形態では、図４に示した例に加え、タブ７１上に、ボンディングパッド８１ａ、８１ｂ、８１ｃ、８２ａ、８２ｂ、８２ｃ、８３ａ、８３ｂ、８３ｃやＳｉチップ７２，７３、信号伝達回路２３のＳｉＣ−ｎＭＯＳＦＥＴ１１，１２とは別に、ＳｉＣ−ｐＭＯＳＦＥＴ１５を含むチップ７６を実装して、上アーム駆動回路２２や下アーム駆動回路２４を含んだＳｉチップ７２，７３とこのチップ７６とをワイヤーボンディングにて接続する。このようにタブ上に、ＳｉＣチップを個別に形成したことで、動作可能温度を向上できる。なお、このとき、Ｓｉチップ７２，７３と、ワイドギャップ半導体である信号伝達回路２３のＳｉＣ−ｎＭＯＳＦＥＴ１１，１２及びＳｉＣ−ｐＭＯＳＦＥＴ１５とは、タブ７１に対して高融点半田を用いて接続されていてもよい。
また、ワイドギャップ半導体ＳｉＣ−ｎＭＯＳＦＥＴ１１，１２及びＳｉＣ−ｐＭＯＳＦＥＴ１５のそれぞれについて、各駆動回路を形成したＳｉチップ７２，７３までの距離と、ワイヤーボンディングの長さとが実質的に同じとなるようにしておいてもよい。
次に、図８を参照して、かかる半導体回路を例えばＳｉ基板上に形成する方法について述べる。図８は、Ｓｉ基板上に本実施の形態の半導体回路を形成した場合の回路の断面を表す説明図である。
すなわち、本実施の形態の半導体回路を形成するために、まずＳｉ基板上９１に下アーム駆動回路９２や上アーム駆動回路９３を、通常のＳｉ半導体の拡散工程によって形成する。次に、窒化ガリウムＧａＮのエピタキシャル層９４を成長させる。さらにこのエピタキシャル層９４に対して拡散工程を施して、信号伝達回路としてのＦＥＴ９５（９５，９５ａ，９５ｂ）であるＧａＮの層を形成する。このＧａＮによるＦＥＴは、ＭＯＳＦＥＴや接合ＦＥＴなどである。
さらに、信号伝達回路としてＳｉＣデバイスを用いる本実施の形態の半導体回路によると、ＳｉＣデバイスがＳｉデバイスと比較して、オン抵抗が約１／１０となっており、発生する損失も小さく、デバイスの発熱を低減できることに鑑みて、この信号伝達回路をパルス駆動しなくても構わない。図９に示す例は、図１に対応する本発明の実施の形態の半導体回路の例であり、下アーム駆動回路２８と、上アーム駆動回路２２′と、ＳｉＣ−ＭＯＳＦＥＴを含む信号伝達回路２３と、電源４１，４２とを含んで構成され、各駆動回路２８、２２′の出力は、対応する電圧駆動型スイッチング素子（ここではＩＧＢＴ）５１，５２のゲート端子に接続されている点で共通するが、下アーム駆動回路２８が、パルス発生回路を備えていない点で、図１の回路と異なっている。
この例の半導体回路では、信号伝達回路２３のＳｉＣ−ｎＭＯＳＦＥＴ１１に対して上アーム用の入力信号が直接入力される。すなわち、このＳｉＣ−ｎＭＯＳＦＥＴ１１は、パルス駆動ではなく、入力信号によって直接駆動される。なお、この場合も、ＳｉＣ−ｎＭＯＳＦＥＴに代えてＳｉＣの接合ＦＥＴ（ＪＦＥＴ）やｎ型ゲートのＩＧＢＴを用いても構わない。ＳｉＣ−接合ＦＥＴを用いることとすれば、ＳｉＣ−ＭＯＳＦＥＴよりも更に低損失化が可能であり、さらに信頼性を向上できる。
さらに、ここまでの説明のワイドギャップ半導体は、ＳｉＣやＧａＮによるものしたが、ダイヤモンドを用いたデバイスであっても構わない。
このように本実施の形態によると、セットパルスやリセットパルスのパルス幅を増大する必要があるときに対応でき、パルス幅低減の要請を緩和して相反する要求を解消できる。さらに、限られた部分にのみワイドギャップ半導体を利用することで、回路全体のコスト増を抑制できる。
本発明の実施の形態に係る半導体回路の一例を表す概略回路図である。 本発明の実施の形態に係る半導体回路としてのインバータ駆動回路の例を表す概略回路図である。 本発明の実施の形態に係る半導体回路としてのインバータ駆動回路の例における信号例を表すタイミングチャート図である。 本発明の実施の形態に係る半導体回路の実装例を表す説明図である。 本発明の実施の形態に係る半導体回路の別の例を表す概略回路図である。 本発明の実施の形態に係る半導体回路としての、別のインバータ駆動回路の例を表す概略回路図である。 本発明の実施の形態に係る半導体回路の別の実装例を表す説明図である。 本発明の実施の形態に係る半導体回路をＳｉ基板上に形成した場合の回路の断面を表す説明図である。 本発明の実施の形態に係る半導体回路としての、さらに別のインバータ駆動回路の例を表す概略回路図である。 一般的なインバータ駆動回路の例を表す説明図である。 一般的なインバータ駆動回路における信号例を表すタイミングチャート図である。
符号の説明
１１，１２ ＳｉＣ−ｎＭＯＳＦＥＴ、１３，１４ 高耐圧Ｓｉ−ｎＭＯＳＦＥＴ、１５ ＳｉＣ−ｐＭＯＳＦＥＴ、２１，２１′，２１″，２４ 下アーム駆動回路、２２，２２′ 上アーム駆動回路、２３，３６，２７ 信号伝達回路、３１ パルス発生回路、３２，３８，３８′ 駆動回路、３７ フリップフロップ回路、３９ レベルシフト回路、４１，４２，５５ 電源、５１，５２ 電圧駆動型スイッチング素子、５３，５４ フリーホイールダイオード、５６ 負荷、７１ タブ、７２、７３ Ｓｉチップ、７４，７５，７６ チップ、８１，８２，８３ ボンディングパッド、９１ Ｓｉ基板上、９２ 下アーム駆動回路、９３ 上アーム駆動回路、９４ エピタキシャル層、９５ ＦＥＴ。

Claims (7)

  1. 高圧側スイッチング素子と低圧側スイッチング素子との中点電位に負荷を接続したインバータ装置を駆動する半導体回路であって、
    前記インバータ装置の高圧側スイッチング素子をオン、またはオフとする入力信号を受けて、オンとなるタイミングまたはオフとなるタイミングでそれぞれパルス信号を発生するパルス発生回路と、
    前記高圧側スイッチング素子を駆動する駆動回路と、
    前記パルス発生回路で発生したパルス信号を、前記駆動回路へ伝達する伝達回路と、
    を含み、
    前記伝達回路において、パルス信号の伝達のためにワイドギャップ半導体を使用し、
    前記パルス発生回路が発生するパルス信号のパルス幅は、前記伝達回路によって当該パルス信号が前記駆動回路に伝達されている間において、前記高圧側スイッチング素子から前記負荷に対して出力される電位の過渡期間が存在するようなパルス幅である、
    ことを特徴とする半導体回路。
  2. 請求項１記載の半導体回路であって、
    前記伝達回路におけるワイドギャップ半導体は、
    ＳｉＣ、
    ＧａＮ、
    またはダイヤモンド
    を用いてなることを特徴とする半導体回路。
  3. 請求項１または２に記載の半導体回路であって、
    前記伝達回路におけるワイドギャップ半導体は、
    ＭＯＳＦＥＴ、
    接合型ＦＥＴ、
    またはＩＧＢＴ
    であることを特徴とする半導体回路。
  4. 請求項１から３のいずれか一項に記載の半導体回路であって、
    金属タブと、
    前記金属タブ上に設けられ、前記駆動回路を形成したシリコンチップと、
    を含み、
    当該駆動回路を形成したシリコンチップを設けた前記金属タブ上に、前記ワイドギャップ半導体を形成し、ワイヤーボンディングにより前記駆動回路に接続されていることを特徴とする半導体回路。
  5. 請求項４記載の半導体回路であって、
    前記シリコンチップと、前記ワイドギャップ半導体とは、前記金属タブに対して高融点半田を用いて接続されていることを特徴とする半導体回路。
  6. 請求項４または５記載の半導体回路であって、
    前記ワイドギャップ半導体が複数形成され、各ワイドギャップ半導体から前記駆動回路までの距離及び、ワイヤーボンディングの長さが実質的に同じであることを特徴とする半導体回路。
  7. 請求項１から３のいずれか一項に記載の半導体回路であって、
    シリコンチップと、
    前記シリコンチップ上に前記駆動回路を配置するとともに、当該シリコンチップの一部に選択的にＧａＮを形成することで前記ワイドギャップ半導体を形成することを特徴とする半導体回路。
JP2007130803A 2007-05-16 2007-05-16 半導体回路 Expired - Fee Related JP4531075B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007130803A JP4531075B2 (ja) 2007-05-16 2007-05-16 半導体回路
DE102008023315A DE102008023315A1 (de) 2007-05-16 2008-05-13 Halbleiterschaltung
US12/122,145 US20080284482A1 (en) 2007-05-16 2008-05-16 Semiconductor circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007130803A JP4531075B2 (ja) 2007-05-16 2007-05-16 半導体回路

Publications (2)

Publication Number Publication Date
JP2008288802A JP2008288802A (ja) 2008-11-27
JP4531075B2 true JP4531075B2 (ja) 2010-08-25

Family

ID=40026895

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007130803A Expired - Fee Related JP4531075B2 (ja) 2007-05-16 2007-05-16 半導体回路

Country Status (3)

Country Link
US (1) US20080284482A1 (ja)
JP (1) JP4531075B2 (ja)
DE (1) DE102008023315A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5321124B2 (ja) * 2009-02-23 2013-10-23 三菱電機株式会社 半導体スイッチング装置
JP5932269B2 (ja) * 2011-09-08 2016-06-08 株式会社東芝 パワー半導体モジュール及びパワー半導体モジュールの駆動方法
US9571093B2 (en) 2014-09-16 2017-02-14 Navitas Semiconductor, Inc. Half bridge driver circuits
US9537338B2 (en) 2014-09-16 2017-01-03 Navitas Semiconductor Inc. Level shift and inverter circuits for GaN devices
US9755639B2 (en) 2015-03-02 2017-09-05 Infineon Technologies Austria Ag Device and method for an electronic circuit having a driver and rectifier
US9831867B1 (en) 2016-02-22 2017-11-28 Navitas Semiconductor, Inc. Half bridge driver circuits
CN105762121A (zh) * 2016-04-29 2016-07-13 北京世纪金光半导体有限公司 一种半桥结构的全SiC功率半导体模块
JP6734007B2 (ja) * 2016-10-11 2020-08-05 新電元工業株式会社 パワーモジュール
CN110417242B (zh) * 2018-06-08 2021-06-22 李湛明 用于GaN集成电路的高侧栅极驱动器
CN109951183B (zh) * 2019-03-07 2020-12-25 华为技术有限公司 一种芯片、信号位移电路及电子设备
CN109889026B (zh) * 2019-03-20 2020-10-30 广东美的制冷设备有限公司 功率器件及电器
DE102019208122A1 (de) * 2019-06-04 2020-12-10 Audi Ag Verfahren zum Betrieb einer elektrischen Schaltung, elektrische Schaltung und Kraftfahrzeug
CN114342209A (zh) 2019-09-13 2022-04-12 米沃奇电动工具公司 具有宽带隙半导体的功率转换器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07297698A (ja) * 1994-04-28 1995-11-10 Fuji Electric Co Ltd 半導体素子のオンオフ制御回路
JP3092862B2 (ja) * 1990-05-24 2000-09-25 インターナショナル・レクチファイヤー・コーポレーション ｄｖ／ｄｔ妨害排除能力を備えた回路とＭＯＳ回路のためのゲートドライバ
JP2004265931A (ja) * 2003-02-14 2004-09-24 Hitachi Ltd 半導体素子駆動用集積回路及び電力変換装置
JP2006158185A (ja) * 2004-10-25 2006-06-15 Toshiba Corp 電力用半導体装置
JP2007006658A (ja) * 2005-06-27 2007-01-11 Hitachi Ltd 電界効果型パワー半導体素子とこれを用いた半導体回路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2632221B2 (ja) 1989-09-06 1997-07-23 富士写真フイルム株式会社 電子写真感光体
JP2896342B2 (ja) * 1995-05-04 1999-05-31 インターナショナル・レクチファイヤー・コーポレーション 半波ブリッジ構成における複数のパワートランジスタを駆動し、かつ出力ノードの過度の負の振動を許容する方法及び回路、並びに上記回路を組み込む集積回路
JP3429937B2 (ja) * 1996-01-12 2003-07-28 三菱電機株式会社 半導体装置
US6353345B1 (en) * 2000-04-04 2002-03-05 Philips Electronics North America Corporation Low cost half bridge driver integrated circuit with capability of using high threshold voltage DMOS
JP4382312B2 (ja) * 2001-09-05 2009-12-09 三菱電機株式会社 駆動制御装置、電力変換装置、電力変換装置の制御方法、および電力変換装置の使用方法
US7763974B2 (en) * 2003-02-14 2010-07-27 Hitachi, Ltd. Integrated circuit for driving semiconductor device and power converter
JP4094984B2 (ja) * 2003-04-24 2008-06-04 三菱電機株式会社 半導体装置
JPWO2006003936A1 (ja) * 2004-07-01 2007-08-16 関西電力株式会社 スナバ回路及びスナバ回路を有するパワー半導体装置
US20070001742A1 (en) * 2005-06-30 2007-01-04 Katsumi Ishikawa Driving circuit for switching elements

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3092862B2 (ja) * 1990-05-24 2000-09-25 インターナショナル・レクチファイヤー・コーポレーション ｄｖ／ｄｔ妨害排除能力を備えた回路とＭＯＳ回路のためのゲートドライバ
JPH07297698A (ja) * 1994-04-28 1995-11-10 Fuji Electric Co Ltd 半導体素子のオンオフ制御回路
JP2004265931A (ja) * 2003-02-14 2004-09-24 Hitachi Ltd 半導体素子駆動用集積回路及び電力変換装置
JP2006158185A (ja) * 2004-10-25 2006-06-15 Toshiba Corp 電力用半導体装置
JP2007006658A (ja) * 2005-06-27 2007-01-11 Hitachi Ltd 電界効果型パワー半導体素子とこれを用いた半導体回路

Also Published As

Publication number Publication date
DE102008023315A1 (de) 2009-01-02
US20080284482A1 (en) 2008-11-20
JP2008288802A (ja) 2008-11-27

Similar Documents

Publication Publication Date Title
JP4531075B2 (ja) 半導体回路
US9680380B2 (en) Semiconductor device and power conversion device
US9171837B2 (en) Cascode circuit
US9960153B2 (en) Semiconductor device and electronic apparatus of a cascode-coupled system
JP4658481B2 (ja) 半導体装置
US9048119B2 (en) Semiconductor device with normally off and normally on transistors
US7821243B2 (en) DC/DC converter
JP5784235B2 (ja) ３レベル電力変換装置
US9530766B2 (en) Semiconductor device
CN101414816A (zh) 具有内置二极管igbt的半导体器件和具有内置二极管dmos的半导体器件
KR20060050185A (ko) 반도체장치 및 그 제조방법
US10396775B2 (en) Semiconductor device for high-voltage circuit
EP3340446B1 (en) Semiconductor apparatus and inverter system
JP2010088191A (ja) インバータ装置
CN109768787B (zh) 半导体装置及其驱动方法
US11973011B2 (en) Semiconductor module
KR101444082B1 (ko) 반도체장치
US7875928B2 (en) Component arrangement having an evaluation circuit for detecting wear on connections
US9705488B2 (en) Semiconductor device
JP2009124052A (ja) Ｄｃ−ｄｃコンバータ
Vogler et al. Integration of 1200V SOI gate driver ICs into a medium power IGBT module package
JP5232848B2 (ja) 半導体装置
US8901742B2 (en) Monolithic Power Converter Package with Through Substrate vias
US20130257524A1 (en) Monolithic Power Converter Package
TWI504119B (zh) 防止寄生元件導通之裝置及其方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090403

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090819

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090825

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091026

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100511

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100608

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130618

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees