JP3092862B2 - ｄｖ／ｄｔ妨害排除能力を備えた回路とＭＯＳ回路のためのゲートドライバ - Google Patents
ｄｖ／ｄｔ妨害排除能力を備えた回路とＭＯＳ回路のためのゲートドライバInfo
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration
- G01R29/027—Indicating that a pulse characteristic is either above or below a predetermined value or within or beyond a predetermined range of values
- G01R29/0273—Indicating that a pulse characteristic is either above or below a predetermined value or within or beyond a predetermined range of values the pulse characteristic being duration, i.e. width (indicating that frequency of pulses is above or below a certain limit)
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Description
【０００１】
【産業上の利用分野】本発明は、回路内での予想外のdv
／dt過渡パルスによる誤動作に対する妨害排除能力を作
成する新しいレベル・シフト回路に関する。
／dt過渡パルスによる誤動作に対する妨害排除能力を作
成する新しいレベル・シフト回路に関する。
【０００２】
【従来の技術】より高い、もしくは、より低い電圧レベ
ルへ小さな制御信号の電位をシフトするためのレベル・
シフト回路は良く知られており、しばしばパワー集積回
路チップの中に組み込まれる。このタイプの典型的なデ
バイスには、本出願人であるインターナショナル・レク
チファイヤー・コーポレーション(Ｉnternational Ｒec
tifier Ｃorporation)によって販売されているＩＲ２１
１０がある。ＩＲ２１１０は、パワーＭＯＳＦＥＴ若し
くは、独立の高電圧、そして低電圧出力チャンネルを備
える絶縁ゲートバイポーラトランジスタ(以下、単に「Ｉ
ＧＢＴ」とする)のゲートを駆動するための高電圧、高速
ＭＯＳゲート・パワー・デバイスである。このパワーデ
バイスは論理入力を備えており、ドライバチップの使用
者によって論理入力が供給される。浮動的な高電圧チャ
ンネルは、５００Ｖまでの高電圧レール（Ｖｏｌｔａｇ
ｅ ｒａｉｌ）に動作しないＮチャンネルパワーＭＯＳ
ＦＥＴもしくは、ＩＧＢＴの駆動に用いられる。
ルへ小さな制御信号の電位をシフトするためのレベル・
シフト回路は良く知られており、しばしばパワー集積回
路チップの中に組み込まれる。このタイプの典型的なデ
バイスには、本出願人であるインターナショナル・レク
チファイヤー・コーポレーション(Ｉnternational Ｒec
tifier Ｃorporation)によって販売されているＩＲ２１
１０がある。ＩＲ２１１０は、パワーＭＯＳＦＥＴ若し
くは、独立の高電圧、そして低電圧出力チャンネルを備
える絶縁ゲートバイポーラトランジスタ(以下、単に「Ｉ
ＧＢＴ」とする)のゲートを駆動するための高電圧、高速
ＭＯＳゲート・パワー・デバイスである。このパワーデ
バイスは論理入力を備えており、ドライバチップの使用
者によって論理入力が供給される。浮動的な高電圧チャ
ンネルは、５００Ｖまでの高電圧レール（Ｖｏｌｔａｇ
ｅ ｒａｉｌ）に動作しないＮチャンネルパワーＭＯＳ
ＦＥＴもしくは、ＩＧＢＴの駆動に用いられる。
【０００３】
【発明が解決しようとする課題】そのような回路におけ
る一般的な課題は、高いdv／dt過渡状態の影響における
誤動作、すなわち論理入力によって要求していない出力
の発生である。より明確には、そのような回路は一般
に、低電圧参照信号を浮動レールの電圧でスイッチ回路
を操作する高電圧浮動レールへ変換する高電圧レベル・
シフト・トランジスタ回路を持つ。そのレベルシフトト
ランジスタは、パワーの浪費を最小にするために短いパ
ルスが存在する期間のみターンオンされる。しかしなが
ら、高電圧スイッチ回路の出力は、たとえ入力が全くさ
れなくとも、レベルシフトトランジスタのドレイン、も
しくはコレクタ上の寄生静電容量のために、速いdv／dt
過渡現象によって切り換えられ得るのである。
る一般的な課題は、高いdv／dt過渡状態の影響における
誤動作、すなわち論理入力によって要求していない出力
の発生である。より明確には、そのような回路は一般
に、低電圧参照信号を浮動レールの電圧でスイッチ回路
を操作する高電圧浮動レールへ変換する高電圧レベル・
シフト・トランジスタ回路を持つ。そのレベルシフトト
ランジスタは、パワーの浪費を最小にするために短いパ
ルスが存在する期間のみターンオンされる。しかしなが
ら、高電圧スイッチ回路の出力は、たとえ入力が全くさ
れなくとも、レベルシフトトランジスタのドレイン、も
しくはコレクタ上の寄生静電容量のために、速いdv／dt
過渡現象によって切り換えられ得るのである。
【０００４】
【課題を解決するための手段】本発明により、パルス識
別回路は、高電圧ＤＭＯＳレベルシフト回路の出力と、
メイン・スイッチ回路との間に接続される速いdv／dt過
渡状態から通常のスイッチングパルスを識別する。本発
明は±５０Ｖ／ナノセカンド以上のdv／dt妨害排除能力
の測定結果を与えるが、理論上は完全に妨害排除能力を
備える回路となる。
別回路は、高電圧ＤＭＯＳレベルシフト回路の出力と、
メイン・スイッチ回路との間に接続される速いdv／dt過
渡状態から通常のスイッチングパルスを識別する。本発
明は±５０Ｖ／ナノセカンド以上のdv／dt妨害排除能力
の測定結果を与えるが、理論上は完全に妨害排除能力を
備える回路となる。
【０００５】
【実施例】最初に図１について参照すると、パワーＭＯ
ＳＦＥＴ２１,２２に対する高電圧ＭＯＳゲートドライ
バとして機能するパワー集積回路２０の概略図が示され
ている。パワー集積回路２０は、出力ピン１〜３,５〜
７,９〜１３を備える。
ＳＦＥＴ２１,２２に対する高電圧ＭＯＳゲートドライ
バとして機能するパワー集積回路２０の概略図が示され
ている。パワー集積回路２０は、出力ピン１〜３,５〜
７,９〜１３を備える。
【０００６】図１などに示されるピンは、次の役割を持
つ。 ピンＮo． 役 割 １ 例えば０〜２０Ｖで振動する(低電圧のＭＯ
ＳＦＥＴ２２のゲートへの)低電圧出力電圧。 ２ 共通の接地 ３ 例えば、２０Ｖの低電圧定格電源電圧 ４ 高電圧の浮動電源オフセット電圧(例えば、
５００Ｖ) ６ 例えば、５２０Ｖの高電圧の浮動電源絶対電
圧 ７ 例えば、５００〜５２０Ｖで振動する(高電
圧のＭＯＳＦＥＴ２１への)高電圧出力電圧 ９ 論理電源電圧(２０Ｖ) 10,11,12 例えば、４a,４bそして４cの図におけるタイ
ミングチャートに従うピン１,７での出力電圧の所望の
制御のための低電圧論理入力 １３ 論理電源接地
つ。 ピンＮo． 役 割 １ 例えば０〜２０Ｖで振動する(低電圧のＭＯ
ＳＦＥＴ２２のゲートへの)低電圧出力電圧。 ２ 共通の接地 ３ 例えば、２０Ｖの低電圧定格電源電圧 ４ 高電圧の浮動電源オフセット電圧(例えば、
５００Ｖ) ６ 例えば、５２０Ｖの高電圧の浮動電源絶対電
圧 ７ 例えば、５００〜５２０Ｖで振動する(高電
圧のＭＯＳＦＥＴ２１への)高電圧出力電圧 ９ 論理電源電圧(２０Ｖ) 10,11,12 例えば、４a,４bそして４cの図におけるタイ
ミングチャートに従うピン１,７での出力電圧の所望の
制御のための低電圧論理入力 １３ 論理電源接地
【０００７】図２は、バックコンバーターを駆動するた
めに接続された図１の集積回路２０を示す。メインパワ
ーＭＯＳＦＥＴ３０は、約５００Ｖ以下の高電圧電源Ｖ
Ｒに接続されたドレイン電極を備える。そのバックコン
バーター回路は、一般的なダイオード３１、インダクタ
３２、コンデンサ３３、そして通常の方法でコンデンサ
３３の向こう側に接続される負荷を含む。０.１μＦ(マ
イクロファラッド)のコンデンサ３５は、ピン５と６と
の間に接続され、例えば、１０ＫＦ６型のダイオード３
６は、ピン３と６との間に接続される。１５Ｖの電源入
力は、ピン３と９に接続され、１μＦのコンデンサ３７
はピン９からピン２,１１,１２、そして１３に接続され
ている。適切な論理入力はピン１１に接続されている。
めに接続された図１の集積回路２０を示す。メインパワ
ーＭＯＳＦＥＴ３０は、約５００Ｖ以下の高電圧電源Ｖ
Ｒに接続されたドレイン電極を備える。そのバックコン
バーター回路は、一般的なダイオード３１、インダクタ
３２、コンデンサ３３、そして通常の方法でコンデンサ
３３の向こう側に接続される負荷を含む。０.１μＦ(マ
イクロファラッド)のコンデンサ３５は、ピン５と６と
の間に接続され、例えば、１０ＫＦ６型のダイオード３
６は、ピン３と６との間に接続される。１５Ｖの電源入
力は、ピン３と９に接続され、１μＦのコンデンサ３７
はピン９からピン２,１１,１２、そして１３に接続され
ている。適切な論理入力はピン１１に接続されている。
【０００８】本発明より、集積回路２０は、例えばピン
５に接続された回路の接続点に於ける速いdv／dt過渡現
象による誤ったトリガから図１,図２の回路に妨害排除
能力を備えるための新しい回路を含む。
５に接続された回路の接続点に於ける速いdv／dt過渡現
象による誤ったトリガから図１,図２の回路に妨害排除
能力を備えるための新しい回路を含む。
【０００９】図３は、図１,図２内の集積回路２０に内
在する回路の機能ブロック図である。図３のピン番号
は、図１,図２の同じピン番号に対応する。論理入力ピ
ン１０,１１,１２は、シュミットトリガ５０,５１,５２
を通ってＲＳラッチ５５,５６に接続されている。ラッ
チ５５,５６はゲート５７,５８を通り、それぞれレベル
シフト回路５９,６０に接続されている。図から分かる
ように、レベルシフト回路５９,６０の出力はそれぞれ
ピン７,１、での高電圧制御出力及び低電圧制御出力を
制御する。
在する回路の機能ブロック図である。図３のピン番号
は、図１,図２の同じピン番号に対応する。論理入力ピ
ン１０,１１,１２は、シュミットトリガ５０,５１,５２
を通ってＲＳラッチ５５,５６に接続されている。ラッ
チ５５,５６はゲート５７,５８を通り、それぞれレベル
シフト回路５９,６０に接続されている。図から分かる
ように、レベルシフト回路５９,６０の出力はそれぞれ
ピン７,１、での高電圧制御出力及び低電圧制御出力を
制御する。
【００１０】低電圧チャンネル内のレベルシフト回路６
０からの出力は、遅延回路６１を通ってゲート回路６２
の一方の入力に印加されている。ゲート６２の出力はＭ
ＯＳＦＥＴトランジスタ６３,６４のゲート電極に接続
されている。後述されるように、これらのトランジスタ
は、ピン１１,１２への論理入力により要求されると
き、ピン１におけるゲート電圧を作成する。
０からの出力は、遅延回路６１を通ってゲート回路６２
の一方の入力に印加されている。ゲート６２の出力はＭ
ＯＳＦＥＴトランジスタ６３,６４のゲート電極に接続
されている。後述されるように、これらのトランジスタ
は、ピン１１,１２への論理入力により要求されると
き、ピン１におけるゲート電圧を作成する。
【００１１】図３は、また、ピン１より操作されるパワ
ーＭＯＳＦＥＴもしくはＩＧＢＴのターンオンを防止す
るために、ピン３において不足電圧が検出された時、ゲ
ート６２からの出力を無効とする不足電圧検出回路７０
を含む。
ーＭＯＳＦＥＴもしくはＩＧＢＴのターンオンを防止す
るために、ピン３において不足電圧が検出された時、ゲ
ート６２からの出力を無効とする不足電圧検出回路７０
を含む。
【００１２】この回路の高電圧チャンネルのためのレベ
ルシフト回路５９は、パルス発生器８０に接続される一
つの入力端子を備える。不足電圧検出回路７０は、ま
た、パルス発生器８０に接続され、ピン３の不足電圧条
件の検出に応答して高電圧出力チャンネルをターンオフ
する。
ルシフト回路５９は、パルス発生器８０に接続される一
つの入力端子を備える。不足電圧検出回路７０は、ま
た、パルス発生器８０に接続され、ピン３の不足電圧条
件の検出に応答して高電圧出力チャンネルをターンオフ
する。
【００１３】パルス発生器８０は、２つの出力端子を備
え、セット出力(図５(b))はＭＯＳＦＥＴ８１のゲート
に接続され、リセット出力(図５(c))はＭＯＳＦＥＴ８
２のゲートに接続されている。図５(a)はピン１０にお
ける入力ＨＩＮの波形を示す。図５(b)のセットパルス
はＭＯＳＦＥＴ８１に印加され、図５(c)のリセットパ
ルスはＭＯＳＦＥＴ８２に印加される。セットパルス
は、パルスＨＩＮの立ち上げに伴いトリガされ、リセッ
トパルスはパルスＨＩＮの降下に伴いトリガされる。こ
れらのパルスは図示されるようにそれぞれts,trの幅を
持つ。
え、セット出力(図５(b))はＭＯＳＦＥＴ８１のゲート
に接続され、リセット出力(図５(c))はＭＯＳＦＥＴ８
２のゲートに接続されている。図５(a)はピン１０にお
ける入力ＨＩＮの波形を示す。図５(b)のセットパルス
はＭＯＳＦＥＴ８１に印加され、図５(c)のリセットパ
ルスはＭＯＳＦＥＴ８２に印加される。セットパルス
は、パルスＨＩＮの立ち上げに伴いトリガされ、リセッ
トパルスはパルスＨＩＮの降下に伴いトリガされる。こ
れらのパルスは図示されるようにそれぞれts,trの幅を
持つ。
【００１４】ＭＯＳＦＥＴ８１,８２のソースは、共通
の接続レールで接続され、それらのドレインはそれぞれ
抵抗９０,９１に接続されている。
の接続レールで接続され、それらのドレインはそれぞれ
抵抗９０,９１に接続されている。
【００１５】通常の操作中、パルス発生器８０からのＭ
ＯＳＦＥＴ８１,８２へのパルス印加は、それぞれ、Ｍ
ＯＳＦＥＴ８１,８２と抵抗９０,９１との間における出
力電圧パルスＶset,Ｖrstを発生する。パルスＶset,Ｖr
stはそれぞれ図５(d),図５(e)に示される様な波形を持
つ。
ＯＳＦＥＴ８１,８２へのパルス印加は、それぞれ、Ｍ
ＯＳＦＥＴ８１,８２と抵抗９０,９１との間における出
力電圧パルスＶset,Ｖrstを発生する。パルスＶset,Ｖr
stはそれぞれ図５(d),図５(e)に示される様な波形を持
つ。
【００１６】パルスＶset,Ｖrstは、その後、本発明に
よる新しいパルスフィルター９３に印加される。フィル
ター９３の出力チャンネルは、本発明に従ってラッチ９
４のR,Ｓ入力に接続される。第２の不足電圧検出回路１
０２は、ピン６において不足電圧が検出された時に、信
号がピン７に印加されていないことを保証するためにラ
ッチ９４への入力として備えられる。普通の状態下にお
いて、パルスフィルター９３を通過するパルスＶset,Ｖ
rstは、それぞれ図５(f),図５(g)に示されるような波形
を持ち、それぞれtsf,trfの幅を持つ。これらのパルス
はパルスフィルター内の遅延時間tfだけ短くされる。遅
延時間tfは、例えば、tsf＝(ts−tf)、そしてtrf＝(tr
−tf)となるようなフィルター時間である事に注意すべ
きである。しかしながら、パルスフィルター９３の入力
において現れる過渡的なdv／dtパルスは、図５(h)のパ
ルス形状を持ち、遅延時間tfより短いパルス幅tvを持
つ。結果として、システム内で過渡的なdv／dt信号によ
り形成されるパルスtvは容易に識別され、ＲＳラッチ９
４を動作するパルスフィルターを通過することはない。
よる新しいパルスフィルター９３に印加される。フィル
ター９３の出力チャンネルは、本発明に従ってラッチ９
４のR,Ｓ入力に接続される。第２の不足電圧検出回路１
０２は、ピン６において不足電圧が検出された時に、信
号がピン７に印加されていないことを保証するためにラ
ッチ９４への入力として備えられる。普通の状態下にお
いて、パルスフィルター９３を通過するパルスＶset,Ｖ
rstは、それぞれ図５(f),図５(g)に示されるような波形
を持ち、それぞれtsf,trfの幅を持つ。これらのパルス
はパルスフィルター内の遅延時間tfだけ短くされる。遅
延時間tfは、例えば、tsf＝(ts−tf)、そしてtrf＝(tr
−tf)となるようなフィルター時間である事に注意すべ
きである。しかしながら、パルスフィルター９３の入力
において現れる過渡的なdv／dtパルスは、図５(h)のパ
ルス形状を持ち、遅延時間tfより短いパルス幅tvを持
つ。結果として、システム内で過渡的なdv／dt信号によ
り形成されるパルスtvは容易に識別され、ＲＳラッチ９
４を動作するパルスフィルターを通過することはない。
【００１７】ＲＳラッチ９４の出力はＭＯＳＦＥＴ１０
０,１０１をターンオン及びターンオフする時に用いら
れる。このようにしてハイレベルの信号がＲＳラッチの
入力Ｒに印加されたならば、ピン７の出力はターンオフ
となる。ハイレベルの信号がラッチ９４の入力Ｓに印加
されたならば、ピン７の出力はターンオンとなる。
０,１０１をターンオン及びターンオフする時に用いら
れる。このようにしてハイレベルの信号がＲＳラッチの
入力Ｒに印加されたならば、ピン７の出力はターンオフ
となる。ハイレベルの信号がラッチ９４の入力Ｓに印加
されたならば、ピン７の出力はターンオンとなる。
【００１８】これより図３のブロック図の動作の機能的
な説明を行う。一般に、図３の構造は、モノリシックな
高電圧チップに含まれ、高速で作動する２チャンネルパ
ワーＭＯＳＦＥＴもしくはＩＧＢＴのドライバとして動
作する。このドライバは、本質上、ピン１０,１１,１２
での論理入力信号を変換し、低いインピーダンス「同
相」出力に対応する。低電圧のチャンネル出力ピン１
は、ピン３での固定レール(fixed Ｒail)を基準とし
て、そしてピン７での高電圧のチャンネル出力は、５０
０Ｖまでのオフセット能力を持つピン６での浮動レール
を基準とする。
な説明を行う。一般に、図３の構造は、モノリシックな
高電圧チップに含まれ、高速で作動する２チャンネルパ
ワーＭＯＳＦＥＴもしくはＩＧＢＴのドライバとして動
作する。このドライバは、本質上、ピン１０,１１,１２
での論理入力信号を変換し、低いインピーダンス「同
相」出力に対応する。低電圧のチャンネル出力ピン１
は、ピン３での固定レール(fixed Ｒail)を基準とし
て、そしてピン７での高電圧のチャンネル出力は、５０
０Ｖまでのオフセット能力を持つピン６での浮動レール
を基準とする。
【００１９】ピン１０,１１,１２への論理入力は、図４
(a),図４(b)、図４(c)に関連して説明されるように２つ
の出力チャンネルの制御パルスを発生する。このように
して、図４(c)におけるピン７,１でのＨＯ,ＬＯ出力は
それぞれ、図４(a)のピン１０,１２におけるＨＩＮ,Ｌ
ＩＮ論理入力と同相となる。ピン１１(図４(b))でのＳ
Ｄ入力がハイレベルに切換えられた時、２つの出力Ｈ
Ｏ,ＬＯはターンオフとなる。出力はピン１１のＳＤ入
力がローレベルに切換えられても、図４(a)におけるそ
れぞれの入力の次の立上りエッジまで、オフのままであ
る。
(a),図４(b)、図４(c)に関連して説明されるように２つ
の出力チャンネルの制御パルスを発生する。このように
して、図４(c)におけるピン７,１でのＨＯ,ＬＯ出力は
それぞれ、図４(a)のピン１０,１２におけるＨＩＮ,Ｌ
ＩＮ論理入力と同相となる。ピン１１(図４(b))でのＳ
Ｄ入力がハイレベルに切換えられた時、２つの出力Ｈ
Ｏ,ＬＯはターンオフとなる。出力はピン１１のＳＤ入
力がローレベルに切換えられても、図４(a)におけるそ
れぞれの入力の次の立上りエッジまで、オフのままであ
る。
【００２０】ピン３での電圧が不足電圧引きはずし点以
下の時、不足電圧引きはずし検出回路７０は、前述した
様な両チャンネルを無効とする遮断信号を送る。ピン６
での電圧がそれ自体の不足電圧引きはずし点以下の時、
もう一方の不足電圧検出ブロック１０２は、高電圧のチ
ャンネルを無効とするために用いられる。論理入力１
０,１１,１２は、高いノイズ妨害排除能力を備えるため
にヒステリシス幅を伴うシュミットトリガ回路を用いて
おり、遅い立ち上がり時間を伴う入力を受け付ける。
下の時、不足電圧引きはずし検出回路７０は、前述した
様な両チャンネルを無効とする遮断信号を送る。ピン６
での電圧がそれ自体の不足電圧引きはずし点以下の時、
もう一方の不足電圧検出ブロック１０２は、高電圧のチ
ャンネルを無効とするために用いられる。論理入力１
０,１１,１２は、高いノイズ妨害排除能力を備えるため
にヒステリシス幅を伴うシュミットトリガ回路を用いて
おり、遅い立ち上がり時間を伴う入力を受け付ける。
【００２１】論理回路は、出力動作電源電圧より低い電
源電圧を使用することができるそれ自身の論理電源を参
考とした。レベルシフト回路５９,６０は、好ましく
は、出力ドライバへの論理信号をシフトするむしろ高ノ
イズ妨害排除能力を備えた回路である。従って、論理接
地１３とパワー接地２との間に±５Ｖ定格オフセットを
備えた論理回路は、出力ドライバのスイッチ動作による
ノイズカップリングの発生によっては影響されない。
源電圧を使用することができるそれ自身の論理電源を参
考とした。レベルシフト回路５９,６０は、好ましく
は、出力ドライバへの論理信号をシフトするむしろ高ノ
イズ妨害排除能力を備えた回路である。従って、論理接
地１３とパワー接地２との間に±５Ｖ定格オフセットを
備えた論理回路は、出力ドライバのスイッチ動作による
ノイズカップリングの発生によっては影響されない。
【００２２】２つのチャンネルの伝搬遅延は、制御パル
スのタイミング要求時期を単純化するように、使用低電
圧遅延チャンネルを用いて調整される。ピン５での電圧
が０Ｖかその近傍である時に高電圧のターンオン命令は
通常、ピン５の電圧が０Ｖである時に実行されるので、
ターンオン遅延は、低電圧のチャンネル、そして高電圧
のチャンネルに対して１２０ナノセコンドに調整され
る。高電圧のターンオフ命令は、高電圧のパワーＭＯＳ
ＦＥＴがオン、そしてピン５での電圧がピン６での高電
圧レールと同じかその近傍となった後に通常、実行され
る故に、ピン５での電圧が５００Ｖである時に、低電圧
のチャンネル、そして高電圧のチャンネルに対して９４
ナノセコンドに調整される。
スのタイミング要求時期を単純化するように、使用低電
圧遅延チャンネルを用いて調整される。ピン５での電圧
が０Ｖかその近傍である時に高電圧のターンオン命令は
通常、ピン５の電圧が０Ｖである時に実行されるので、
ターンオン遅延は、低電圧のチャンネル、そして高電圧
のチャンネルに対して１２０ナノセコンドに調整され
る。高電圧のターンオフ命令は、高電圧のパワーＭＯＳ
ＦＥＴがオン、そしてピン５での電圧がピン６での高電
圧レールと同じかその近傍となった後に通常、実行され
る故に、ピン５での電圧が５００Ｖである時に、低電圧
のチャンネル、そして高電圧のチャンネルに対して９４
ナノセコンドに調整される。
【００２３】図３の機能的ブロック図内の両方のチャン
ネルは、同一の低いクロス伝導（ｃｒｏｓｓ−ｃｏｎｄ
ｕｃｔｉｏｎ）トーテムポール出力接続トランジスタが
用いられる。従って、出力ドライバは、２Ａ以上のピー
ク電流と約３Ωより小さなオン抵抗を持つ２つのＮ−チ
ャンネルＭＯＳＦＥＴ１００,１０１を含む。出力ＭＯ
ＳＦＥＴの１つは、ソースホロワとして接続され、その
他は、コモンソースとして接続される。トーテムポール
配置のため、立ち上がり時間は容量性負荷を駆動する降
下時間より緩やかである。例えば、典型的な３３００ｐ
Ｆ（ピコファラッド）の負荷に対しては立ち上がり、そ
して降下時間は、それぞれ５０ナノセカンド、３３ナノ
セカンドである。
ネルは、同一の低いクロス伝導（ｃｒｏｓｓ−ｃｏｎｄ
ｕｃｔｉｏｎ）トーテムポール出力接続トランジスタが
用いられる。従って、出力ドライバは、２Ａ以上のピー
ク電流と約３Ωより小さなオン抵抗を持つ２つのＮ−チ
ャンネルＭＯＳＦＥＴ１００,１０１を含む。出力ＭＯ
ＳＦＥＴの１つは、ソースホロワとして接続され、その
他は、コモンソースとして接続される。トーテムポール
配置のため、立ち上がり時間は容量性負荷を駆動する降
下時間より緩やかである。例えば、典型的な３３００ｐ
Ｆ（ピコファラッド）の負荷に対しては立ち上がり、そ
して降下時間は、それぞれ５０ナノセカンド、３３ナノ
セカンドである。
【００２４】ピン５での電圧がピン２の電圧以下であっ
て、４Ｖ以上に振動する時でさえ、高電圧レベルシフト
回路は正常に機能するように設計されている。この状態
は、図２に示される型式の回路内の出力フリーホィーリ
ングダイオードの再循環周期中にしばしば起こる。
て、４Ｖ以上に振動する時でさえ、高電圧レベルシフト
回路は正常に機能するように設計されている。この状態
は、図２に示される型式の回路内の出力フリーホィーリ
ングダイオードの再循環周期中にしばしば起こる。
【００２５】高電圧のチャンネルのために、パルス発生
器８０により発生される図４aのＨＩＮ入力の立ち上が
りエッジ、そして降下エッジによってそれぞれ狭いオン
パルス，オフパルスはトリガされる。それぞれのパルス
は、浮動レールに作用しないＲＳラッチ９４をセット、
もしくはリセットする独立した高電圧レベル・トランジ
スタ８１,８２を駆動するのに用いられる。ピン１０で
の接地基準ＨＩＮ信号のレベルシフトは、浮動レールを
基準とされる信号を変換することによって達成される。
各高電圧レベル・トランジスタ８１,８２は、各セッ
ト、リセット操作を伴う短いオン、オフパルスの期間の
みターンオンされるため、パワーの浪費を最小限にとど
める。しかしながら、これは過渡状態の高いdv／dtパル
スによって誤ってトリガを行なうという問題を生じた。
器８０により発生される図４aのＨＩＮ入力の立ち上が
りエッジ、そして降下エッジによってそれぞれ狭いオン
パルス，オフパルスはトリガされる。それぞれのパルス
は、浮動レールに作用しないＲＳラッチ９４をセット、
もしくはリセットする独立した高電圧レベル・トランジ
スタ８１,８２を駆動するのに用いられる。ピン１０で
の接地基準ＨＩＮ信号のレベルシフトは、浮動レールを
基準とされる信号を変換することによって達成される。
各高電圧レベル・トランジスタ８１,８２は、各セッ
ト、リセット操作を伴う短いオン、オフパルスの期間の
みターンオンされるため、パワーの浪費を最小限にとど
める。しかしながら、これは過渡状態の高いdv／dtパル
スによって誤ってトリガを行なうという問題を生じた。
【００２６】本発明により、ピン５上の速いdv／dt過渡
現象によるＲＳラッチ９４の誤ったトリガは、パルス識
別回路９３の使用によって通常のプルダウン・パルスか
らそれらを効果的に区別することによって防止される。
このようにして、回路９３は、高電圧のチャンネルにあ
らゆる大きさのdv／dt値の過渡パルスに対する本質的妨
害排除能力を作成する。
現象によるＲＳラッチ９４の誤ったトリガは、パルス識
別回路９３の使用によって通常のプルダウン・パルスか
らそれらを効果的に区別することによって防止される。
このようにして、回路９３は、高電圧のチャンネルにあ
らゆる大きさのdv／dt値の過渡パルスに対する本質的妨
害排除能力を作成する。
【００２７】ＭＯＳＦＥＴドライバ２０は、多くの回路
に適用する事ができる。例えば、２つの上記ドライバ
は、通常のＨブリッジを駆動する時に用いられ得、３つ
の上記ドライバは、３相ブリッジ電動機の駆動におい
て、パワーＭＯＳＦＥＴ若しくはＩＧＢＴデバイスを制
御するのに用いられる。一般に、ＭＯＳＦＥＴドライバ
は、パワーＭＯＳＦＥＴもしくはＩＧＢＴへ事実上のあ
らゆる適用性を持つ。
に適用する事ができる。例えば、２つの上記ドライバ
は、通常のＨブリッジを駆動する時に用いられ得、３つ
の上記ドライバは、３相ブリッジ電動機の駆動におい
て、パワーＭＯＳＦＥＴ若しくはＩＧＢＴデバイスを制
御するのに用いられる。一般に、ＭＯＳＦＥＴドライバ
は、パワーＭＯＳＦＥＴもしくはＩＧＢＴへ事実上のあ
らゆる適用性を持つ。
【００２８】図６は、パルス発生器ブロック８０として
使用され得る好ましいパルス発生器の回路図である。
「ＨＩＮ」と付された入力線は、図３のレベルシフト回路
５９からのリード線である。「セット」, 「リセット」と付
された出力リード線は、図５のＭＯＳＦＥＴ８１,８２
のゲートに接続されたリード線に該当する。
使用され得る好ましいパルス発生器の回路図である。
「ＨＩＮ」と付された入力線は、図３のレベルシフト回路
５９からのリード線である。「セット」, 「リセット」と付
された出力リード線は、図５のＭＯＳＦＥＴ８１,８２
のゲートに接続されたリード線に該当する。
【００２９】パルス発生器回路はそれ自体で２つのチャ
ンネルからなる。第一のチャンネルは、デジタルＮＯＲ
ゲート２０１の１つの入力端子に接続されているインバ
ータゲート２００を有する。その第一のチャンネルは、
また、インバータゲート２０２,２０３,２０４,２０５
に直列に接続される構成の遅延ブロックを含む。ゲート
２０５の出力端子は、ＮＯＲゲート２０１の他の入力端
子に接続されている。２つの２.３pＦのコンデンサは、
インバーター２０３〜２０４と２０４〜２０５間のノー
ドから、それぞれ接続されている。
ンネルからなる。第一のチャンネルは、デジタルＮＯＲ
ゲート２０１の１つの入力端子に接続されているインバ
ータゲート２００を有する。その第一のチャンネルは、
また、インバータゲート２０２,２０３,２０４,２０５
に直列に接続される構成の遅延ブロックを含む。ゲート
２０５の出力端子は、ＮＯＲゲート２０１の他の入力端
子に接続されている。２つの２.３pＦのコンデンサは、
インバーター２０３〜２０４と２０４〜２０５間のノー
ドから、それぞれ接続されている。
【００３０】パルス発生器の第二のチャンネルは、リセ
ットパルスのために用いられ、第一のチャンネルと同じ
構造を持ち、ＮＯＲゲート２１５に接続されるインバー
タゲート２１０と遅延ブロックインバータ２１１,２１
２,２１３,２１４を含む。
ットパルスのために用いられ、第一のチャンネルと同じ
構造を持ち、ＮＯＲゲート２１５に接続されるインバー
タゲート２１０と遅延ブロックインバータ２１１,２１
２,２１３,２１４を含む。
【００３１】図６の回路は、集積回路形態内で実施され
得る。動作において図６の回路は、インバーター２０２
〜２０５、若しくは２１１〜２１４のチェーンを通過す
る信号の時間によって決定されるパルス幅を持つパルス
を作成する。
得る。動作において図６の回路は、インバーター２０２
〜２０５、若しくは２１１〜２１４のチェーンを通過す
る信号の時間によって決定されるパルス幅を持つパルス
を作成する。
【００３２】図７は、パルスフィルターの半分とＭＯＳ
ＦＥＴ８１を示す。パルスフィルター９３の残りの半分
は、図示する半分と同一であるが、ＭＯＳＦＥＴ８２を
組み込むものである。ＭＯＳＦＥＴの使用は自由であ
り、回路はバイポーラ・レベルシフトトランジスタでも
実施され得る。
ＦＥＴ８１を示す。パルスフィルター９３の残りの半分
は、図示する半分と同一であるが、ＭＯＳＦＥＴ８２を
組み込むものである。ＭＯＳＦＥＴの使用は自由であ
り、回路はバイポーラ・レベルシフトトランジスタでも
実施され得る。
【００３３】プルアップ抵抗器９０は、２５０Ωの抵抗
であり、プルアップ抵抗器９０はあらゆる型式の電流源
にもなり得る。高電位から低電位へのレベルシフトを行
う時にも本発明は適用する事ができる。その場合、レベ
ルシフトトランジスタはＰ−チャンネルＭＯＳＦＥＴも
しくはＰＮＰトランジスタとなり、プルアップ抵抗器
は、プルダウン抵抗器もしくは、他の電流シンク源の型
となる。
であり、プルアップ抵抗器９０はあらゆる型式の電流源
にもなり得る。高電位から低電位へのレベルシフトを行
う時にも本発明は適用する事ができる。その場合、レベ
ルシフトトランジスタはＰ−チャンネルＭＯＳＦＥＴも
しくはＰＮＰトランジスタとなり、プルアップ抵抗器
は、プルダウン抵抗器もしくは、他の電流シンク源の型
となる。
【００３４】回路が集積回路となる時、抵抗器９０は、
Ｎ形エピタキシャル基板内のＰ形領域として実施され
る。そのような構造は直列に分布された固有のダイオー
ド２２０,２２１,２２２を持つ。２番目の抵抗器２２３
は、ポリシリコン抵抗器として実施される。抵抗器２２
３は。寄生バイポーラのターンオンを防止するトランジ
スタ８１のソースと直列のバラスト抵抗器である。また
図７には、ＭＯＳＦＥＴ８１のドレインとソースとの間
のコンデンサ２２４を示す。
Ｎ形エピタキシャル基板内のＰ形領域として実施され
る。そのような構造は直列に分布された固有のダイオー
ド２２０,２２１,２２２を持つ。２番目の抵抗器２２３
は、ポリシリコン抵抗器として実施される。抵抗器２２
３は。寄生バイポーラのターンオンを防止するトランジ
スタ８１のソースと直列のバラスト抵抗器である。また
図７には、ＭＯＳＦＥＴ８１のドレインとソースとの間
のコンデンサ２２４を示す。
【００３５】図７に示されるパルスフィルター９３の半
分は、順にＭＯＳＦＥＴの対２３０と２３１,２３２と
２３３,２３４と２３５,２３６と２３７で構成されるイ
ンバータチェーン回路を構成する。これらは後述するよ
うに、トランジスタ８１によって作成されるパルスを
「角張った形状」にする。コンデンサ２４０と抵抗器２
４１はそれぞれ３pＦ,１０ＫΩであり、後述するよう
に、このパルスを立ち上げる時点において遅延を生じ
る。
分は、順にＭＯＳＦＥＴの対２３０と２３１,２３２と
２３３,２３４と２３５,２３６と２３７で構成されるイ
ンバータチェーン回路を構成する。これらは後述するよ
うに、トランジスタ８１によって作成されるパルスを
「角張った形状」にする。コンデンサ２４０と抵抗器２
４１はそれぞれ３pＦ,１０ＫΩであり、後述するよう
に、このパルスを立ち上げる時点において遅延を生じ
る。
【００３６】図７の回路の動作は、図７のそれぞれの点
Ａ〜Ｆにおけるパルス波形を示す図８(A)〜図８(F)の波
形を参照することで最も良く理解される。
Ａ〜Ｆにおけるパルス波形を示す図８(A)〜図８(F)の波
形を参照することで最も良く理解される。
【００３７】従って、「セット」トランジスタ８１をター
ンオンするのに用いるパルスは、図６のゲート２０１の
セットチャンネル出力端子より得られる図７に示される
ＭＯＳＦＥＴ８１のゲート上のパルスである。このパル
スはプルアップ抵抗器９０の作用の結果として図７のＢ
点における図８(B)に示される形状のパルスを作成す
る。ステージ２３０〜２３１は図８(C)に示されるＣ点
においてパルスを角張った形状にし、そして図８(D)に
示されるステージ２３２〜２３３によってＤ点におい
て、より一層角ばったパルスとされる。次のステージ２
３４〜２３５におけるコンデンサ２４０と抵抗器２４１
は、図８(E)に示されるＥ点においてパルスの立ち上が
りを遅延する。このパルスは図８(F)に示されるよう
に、ステージ２３６〜２３７によってＦ点において角張
った形状にされる。このパルスは、しかしながら、Ａ点
において適用されるパルスの前縁(立ち上がり区間)から
約５０ナノセカンドだけ遅延された前縁を持つ。
ンオンするのに用いるパルスは、図６のゲート２０１の
セットチャンネル出力端子より得られる図７に示される
ＭＯＳＦＥＴ８１のゲート上のパルスである。このパル
スはプルアップ抵抗器９０の作用の結果として図７のＢ
点における図８(B)に示される形状のパルスを作成す
る。ステージ２３０〜２３１は図８(C)に示されるＣ点
においてパルスを角張った形状にし、そして図８(D)に
示されるステージ２３２〜２３３によってＤ点におい
て、より一層角ばったパルスとされる。次のステージ２
３４〜２３５におけるコンデンサ２４０と抵抗器２４１
は、図８(E)に示されるＥ点においてパルスの立ち上が
りを遅延する。このパルスは図８(F)に示されるよう
に、ステージ２３６〜２３７によってＦ点において角張
った形状にされる。このパルスは、しかしながら、Ａ点
において適用されるパルスの前縁(立ち上がり区間)から
約５０ナノセカンドだけ遅延された前縁を持つ。
【００３８】回路のＢ点へ適用される過渡状態の高いdv
／dt信号の影響を次に考察する。従来の回路において、
そのような高いdv／dt信号は、図３のＲＳラッチ９４へ
適用される予定された放電信号として誤って認知され、
ピン７に誤った放電信号を発生する。しかしながら、本
発明によると、そのようなdv／dtパルスはフィルター９
３を通過しない。
／dt信号の影響を次に考察する。従来の回路において、
そのような高いdv／dt信号は、図３のＲＳラッチ９４へ
適用される予定された放電信号として誤って認知され、
ピン７に誤った放電信号を発生する。しかしながら、本
発明によると、そのようなdv／dtパルスはフィルター９
３を通過しない。
【００３９】過渡状態dv／dtパルスは、図８(B)に点線
で示される。このパルスは図８(C)と図８(D)において角
張った形状にされる。この短いパルスは、ステージ２３
６〜２３７に十分なゲートドライブ信号を発生できず、
そのためパルスはＦ点で出力に現れない。その結果、dv
／dtで誘起されたパルスは、回路に誤ったトリガを掛け
る事はない。
で示される。このパルスは図８(C)と図８(D)において角
張った形状にされる。この短いパルスは、ステージ２３
６〜２３７に十分なゲートドライブ信号を発生できず、
そのためパルスはＦ点で出力に現れない。その結果、dv
／dtで誘起されたパルスは、回路に誤ったトリガを掛け
る事はない。
【００４０】本発明はある特定の実施例について記述し
たものであるが、他の多くの種類や改良、他の用途は当
業者にとって自明となるだろう。従って、本発明は、こ
の明細書によって限定されるものではなく、添付された
請求の範囲によってのみ限定されるものである。
たものであるが、他の多くの種類や改良、他の用途は当
業者にとって自明となるだろう。従って、本発明は、こ
の明細書によって限定されるものではなく、添付された
請求の範囲によってのみ限定されるものである。
【図１】 一対のパワーＭＯＳＦＥＴを駆動する概知の
ＩＲ２１１０パワー集積回路の概略図である。
ＩＲ２１１０パワー集積回路の概略図である。
【図２】 図１のパワー集積回路のバックコンバーター
への適用を示す図面である。
への適用を示す図面である。
【図３】 図１のパワー集積回路の機能上のブロック図
であり、特に、本発明の新しいdv／dt妨害排除能力を備
える回路を示す図である。
であり、特に、本発明の新しいdv／dt妨害排除能力を備
える回路を示す図である。
【図４】 図３のチップの入力／出力タイミング図であ
る。 （ａ）は、ピン１０，１２におけるＨＩＮ，ＬＩＮ論理
入力を示す。 （ｂ）は、ピン１１におけるＳＤ入力を示す。 （ｃ）は、ピン７，１におけるＨＯ，ＬＯ出力を示す。
る。 （ａ）は、ピン１０，１２におけるＨＩＮ，ＬＩＮ論理
入力を示す。 （ｂ）は、ピン１１におけるＳＤ入力を示す。 （ｃ）は、ピン７，１におけるＨＯ，ＬＯ出力を示す。
【図５】 図３の異なる点における電圧の通常のタイム
ベースを示す図である。 （ａ）は、ピン１０におけるＨＩＮの入力波形を示す。 （ｂ）は、セットパルスを示す。 （ｃ）は、リセットパルスを示す。 （ｄ）は、出力電圧パルスＶsetを示す。 （ｅ）は、出力電圧パルスＶrstを示す。 （ｆ）は、フィルター通過後のパルスＶsetを示す。 （ｇ）は、フィルター通過後のパルスＶrstを示す。 （ｈ）は、過渡 dv/dt パルスを示す。
ベースを示す図である。 （ａ）は、ピン１０におけるＨＩＮの入力波形を示す。 （ｂ）は、セットパルスを示す。 （ｃ）は、リセットパルスを示す。 （ｄ）は、出力電圧パルスＶsetを示す。 （ｅ）は、出力電圧パルスＶrstを示す。 （ｆ）は、フィルター通過後のパルスＶsetを示す。 （ｇ）は、フィルター通過後のパルスＶrstを示す。 （ｈ）は、過渡 dv/dt パルスを示す。
【図６】 図３のパルス発生器の実施例の回路図であ
る。
る。
【図７】 図３のパルスフィルターの一つの回路図であ
る。
る。
【図８】 図７の回路のＡ〜Ｆのそれぞれの点における
パルス波形を示す図である。 （Ａ）は、図７のＡ点におけるパルス波形を示す。 （Ｂ）は、図７のＢ点におけるパルス波形と、dv/dtパ
ルス（点線）を示す。 （Ｃ）は、図７のＣ点におけるパルス波形と、dv/dtパ
ルス（点線）を示す。 （Ｄ）は、図７のＤ点におけるパルス波形と、dv/dtパ
ルス（点線）を示す。 （Ｅ）は、図７のＥ点におけるパルス波形と、dv/dtパ
ルス（点線）を示す。 （Ｆ）は、図７のＦ点におけるパルス波形を示す。
パルス波形を示す図である。 （Ａ）は、図７のＡ点におけるパルス波形を示す。 （Ｂ）は、図７のＢ点におけるパルス波形と、dv/dtパ
ルス（点線）を示す。 （Ｃ）は、図７のＣ点におけるパルス波形と、dv/dtパ
ルス（点線）を示す。 （Ｄ）は、図７のＤ点におけるパルス波形と、dv/dtパ
ルス（点線）を示す。 （Ｅ）は、図７のＥ点におけるパルス波形と、dv/dtパ
ルス（点線）を示す。 （Ｆ）は、図７のＦ点におけるパルス波形を示す。
２０ パワー集積回路ＩＲ２１１０ ２１ 高電圧のＭＯＳＦＥＴ ２２ 低電圧のＭＯＳＦＥＴ ３０ メインパワーＭＯＳＦＥＴ ３１，３６ ダイオード ３２ インダクタ ３３，３５，３７ コンデンサ ３４ 負荷 ５０，５１，５２ シュミットトリガ ５５，５６ ＲＳラッチ ５７，５８ ＮＯＲゲート ５９，６０ レベルシフト回路 ６１ 遅延回路 ６２ ＮＡＮＤゲート ６３，６４ ＭＯＳＦＥＴトランジスタ ７０，１０２ 不足電圧検出回路 ８０ パルス発生器 ８１，８２ ＭＯＳＦＥＴ ９０，９１，２２３，２４１ 抵抗器 ９３ パルスフィルター ９４ ＲＳラッチ １００，１０１ ＭＯＳＦＥＴ ２００，２０２〜２０５，２１０〜２１４ インバータ ２０１，２１５ ゲート ２１１〜２１４ 遅延ブロックインバータ ２３０〜２３７ ＭＯＳＦＥＴ ２２４，２４０ コンデンサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイビッド・タム アメリカ合衆国カリフォルニア州マリ ナ・デル・レイ106、ノースウエスト・ パッシッジ13910番 (56)参考文献 特開 昭61−87419（ＪＰ，Ａ) 特開 昭56−72534（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/003 H03K 17/00 - 17/70
Claims (2)
- 【請求項１】 dv/dt過渡現象に対する妨害排除能力を
備え、一の電圧レベルから異なる電圧レベルへ論理電圧
状態をシフトするレベルシフト回路であって、 論理レベル入力回路手段と； 上記論理レベル入力回路手段に接続されたパルス発生手
段と； 上記パルス発生手段の出力端子に接続された制御電極
と、一対の主電極とを有するトランジスタ手段と； 上記トランジスタ手段の主電極に直列に接続された電流
源手段と； 上記トランジスタ手段の主電極の１つに接続された入力
端子と、出力端子とを有するパルスフィルターと； 上記パルスフィルターの出力端子に接続された出力回路
手段とからなり； 上記パルスフィルターは、更に、速いdv/dtを持つ過渡
信号をパルス信号に変換する手段と、そのパルス幅によ
って上記トランジスタ手段の主電極に印加されるdv/dt
過渡信号と区別された正常動作パルスのみを選択して通
過させる手段とを含み、 上記パルスフィルターは、上記パルスの幅を決定し、上
記正常動作パルス及びdv/dt過渡信号により生成される
上記パルスの立ち上がり時間を遅延させる手段と、遅延
させたパルスのレベルを所定のしきい値と比較する手段
とを含み、dv/dt過渡信号により生成されるその遅延さ
せたパルスは上記しきい値よりも低いレベルを有してお
り、そのため通過されることがなく、 上記パルスフィルターは、ＭＯＳＦＥＴの対を複数接続
してなるインバータ連鎖回路と、上記ＭＯＳＦＥＴ対の
一の対であって、その出力端子が上記出力回路手段に接
続されたＭＯＳＦＥＴ対の各入力端子の間に形成され、
かつ、別のＭＯＦＥＴ対の出力端子の間に形成されたノ
ードに接続された第１の端を有するとともに、共通端子
に接続された第２の端を備えるコンデンサと、上記別の
ＭＯＦＥＴ対の一方のＭＯＦＥＴのソースとその別のＭ
ＯＦＥＴ対の他方のＭＯＦＥＴのドレインとの間に接続
された抵抗とにより形成され、 上記出力回路手段は、上記パルスフィルターを通るパル
ス信号の通過に応答してスイッチ機能を発揮することを
特徴とするレベルシフト回路。 - 【請求項２】 ＭＯＳ回路のためのゲートドライバであ
って、 ＭＯＳデバイスの動作のための所望の情報を指令する信
号情報を出力する入力論理回路手段と； 上記入力論理回路手段の指令にしたがい上記ＭＯＳデバ
イスを動作させるためにＭＯＳデバイスゲート回路を接
続するためのＭＯＳ駆動出力回路と； 上記入力論理回路手段にしたがい所定の時間幅の出力パ
ルスの列を生成するパルス発生手段と； 該パルス発生手段に接続され、そのパルス発生手段から
のパルス信号によりオン・オフされる制御回路を有する
トランジスタスイッチ手段とを備え、 該トランジスタスイッチ手段は出力回路を有しており、
その出力回路は上記ＭＯＳ駆動出力回路に接続され、上
記入力論理回路手段の指令にしたがい上記ＭＯＳ駆動出
力回路をオン・オフし； さらに、上記ゲートドライバは、上記トランジスタスイ
ッチ手段の出力回路と上記ＭＯＳ駆動出力回路の間に接
続されたパルスフィルターからなる改良を含み； 上記パルスフィルターは、上記パルス発生手段により生
成されたパルスの幅を持つ正常動作パルスを通過させ、
速いdv/dtを持つ過渡信号により生成されるより短いパ
ルスはフィルタリングして通過させず、それによって、
上記ＭＯＳ駆動出力回路において生成されるノイズパル
スにより引き起こされる予期せぬdv/dtの発生に対する
妨害排除能力を上記回路に与え、 上記パルスフィルターは、入力されるパルスの幅を決定
する手段と、上記の正常動作パルス及びdv/dt過渡信号
により生成された上記パルスの立ち上がり時間を遅延さ
せる手段と、その遅延された複数のパルスのレベルを所
定のしきい値と比較する手段とを含み、上記dv/dt過渡
信号により生成され、上記遅延された上記パルスは上記
しきい値より小さい値を有し、そのためフィルタを通過
されることはなく、 上記パルスフィルターは、ＭＯＳＦＥＴの対を複数接続
してなるインバータ連鎖回路と、上記ＭＯＳＦＥＴ対の
一の対であって、その出力端子が上記出力回路手段に接
続されたＭＯＳＦＥＴ対の各入力端子の間に形成され、
かつ、別のＭＯＦＥＴ対の出力端子の間に形成されたノ
ードに接続された第１の端を有するとともに、共通端子
に接続された第２の端を備えるコンデンサと、上記別の
ＭＯＦＥＴ対の一方のＭＯＦＥＴのソースとその別のＭ
ＯＦＥＴ対の他方のＭＯＦＥＴのドレインとの間に接続
された抵抗とにより形成されることを特徴とするＭＯＳ
回路のためのゲートドライバ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US528,145 | 1983-08-31 | ||
| US52814590A | 1990-05-24 | 1990-05-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04230117A JPH04230117A (ja) | 1992-08-19 |
| JP3092862B2 true JP3092862B2 (ja) | 2000-09-25 |
Family
ID=24104431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03118439A Expired - Lifetime JP3092862B2 (ja) | 1990-05-24 | 1991-05-23 | ｄｖ／ｄｔ妨害排除能力を備えた回路とＭＯＳ回路のためのゲートドライバ |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JP3092862B2 (ja) |
| CA (1) | CA2043100A1 (ja) |
| DE (1) | DE4114176A1 (ja) |
| GB (1) | GB2244400B (ja) |
| IT (1) | IT1248393B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008288802A (ja) * | 2007-05-16 | 2008-11-27 | Hitachi Ltd | 半導体回路 |
| EP2367289A2 (en) | 2010-03-17 | 2011-09-21 | Hitachi, Ltd. | Level shift circuit and power conversion unit |
| CN103684402A (zh) * | 2012-08-31 | 2014-03-26 | 三菱电机株式会社 | 反向电平移动电路 |
| CN111130533A (zh) * | 2020-01-10 | 2020-05-08 | 电子科技大学 | 一种高速高dv/dt抑制能力的电平位移器电路 |
Families Citing this family (27)
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|---|---|---|---|---|
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| DE4319977A1 (de) * | 1993-06-11 | 1994-12-15 | Mikroelektronik Und Technologi | Schaltungsanordnung zur Unterdrückung von dynamischen Störungen in digitalen Schaltungen |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US3875516A (en) * | 1973-10-26 | 1975-04-01 | Rank Organisation Ltd | Discriminator circuits |
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- 1991-04-30 DE DE4114176A patent/DE4114176A1/de not_active Withdrawn
- 1991-05-08 IT ITMI911246A patent/IT1248393B/it active IP Right Grant
- 1991-05-13 GB GB9110324A patent/GB2244400B/en not_active Expired - Fee Related
- 1991-05-23 CA CA002043100A patent/CA2043100A1/en not_active Abandoned
- 1991-05-23 JP JP03118439A patent/JP3092862B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| GB2244400A (en) | 1991-11-27 |
| DE4114176A1 (de) | 1991-11-28 |
| IT1248393B (it) | 1995-01-11 |
| GB9110324D0 (en) | 1991-07-03 |
| GB2244400B (en) | 1994-07-06 |
| ITMI911246A0 (it) | 1991-05-08 |
| CA2043100A1 (en) | 1991-11-25 |
| JPH04230117A (ja) | 1992-08-19 |
| ITMI911246A1 (it) | 1992-11-08 |
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