JP6734007B2 - パワーモジュール - Google Patents

Description

本発明は、複数のパワー素子等が１つのパッケージに収容されたパワーモジュールに関するものである。

パワーモジュールを構成するパワー半導体素子としては、例えば、パワーＭＯＳＦＥＴ（以下単に「パワーＭＯＳ」という。）、絶縁制御型バイポーラ・トランジスタ（以下「ＩＧＢＴ」という。）、窒化ガリウム（ＧａＮ）パワーデバイス、炭化珪素（ＳｉＣ）パワーデバイス等のパワートランジスタが知られている。

特許文献１には、ＩＧＢＴを用い、交流モータ等の誘導性負荷を駆動制御する半導体装置において、誘導性負荷に流れる電流を正確に検出することができる電流検出機能付き半導体装置の技術が記載されている。

特許文献２には、絶縁ゲート型スイッチング素子として例えばＩＧＢＴを用いたパワーモジュールとしての駆動回路において、消費電流を低減するために、カレントミラーを用いた定電流源、切替回路、及び電流モード選択回路を有する駆動回路の技術が記載されている。

図６は、従来のＮチャネル型パワーＭＯＳの概略を示す等価回路図である。
Ｎチャネル型パワーＭＯＳ１は、ゲートＧ、ドレインＤ、及びソースＳの３つの電極を有している。Ｎチャネル型パワーＭＯＳ１のドレイン・ソースには、例えば、負荷回路６側の負荷抵抗Ｒｌと電源電圧Ｖｄｄを出力する電源Ｅと、が直列に接続される。このＮチャネル型パワーＭＯＳ１では、ゲートＧに印加されるゲート電圧Ｖｇが上昇して閾値電圧Ｖｔｈを超えると、ドレイン・ソース間がターンオンし、ゲート電圧Ｖｇが低下して閾値電圧Ｖｔｈを下回ると、ドレイン・ソース間がターンオフする。

ゲートＧ、ドレインＤ及びソースＳには、寄生容量や寄生インダクタンス等が存在している。例えば、ゲート・ドレイン間には寄生容量Ｃｇｄが、ゲート・ソース間には寄生容量Ｃｇｓが、及び、ドレイン・ソース間には寄生容量Ｃｄｓが、それぞれ存在している。又、ドレインＤ側には寄生インダクタンスＬｄが、ソースＳ側には寄生インダクタンスＬｓがそれぞれ存在している。

スイッチング特性に大きく影響するのは、ゲート・ドレイン間の寄生容量Ｃｇｄである。ゲート・ドレイン間の寄生容量Ｃｇｄは、ドレイン・ソース間電圧Ｖｄｓがゲート・ソース間電圧Ｖｇｓ以下になると、例えば、約１０倍に急激に上昇する。パワーＭＯＳ１の各容量には、次式（１）のような関係式が成り立つ。
入力容量Ｃｉｓｓ≒Ｃｇｄ＋Ｃｇｓ
帰還容量Ｃｒｓｓ≒Ｃｇｄ
出力容量Ｃｏｓｓ≒Ｃｇｄ＋Ｃｄｓ・・・・（１）

パワーＭＯＳ１は、電圧制御型素子であるため、オン状態又はオフ状態を保持する時は駆動電流を必要としないが、スイッチング動作を行う時は、そのたびに入力容量Ｃｉｓｓに対して充放電電流が流れる。

図７は、図６の抵抗負荷Ｒｌに対するパワーＭＯＳ１のスイッチング動作波形図である。

図６のパワーＭＯＳ１では、ドレイン・ソース間電圧Ｖｄｓが高（以下「Ｈ」という。）レベルから低（以下「Ｌ」という。）レベルに立ち下がると（即ち、ドレイン電流ＩｄがＬレベルからＨレベルに立ち上がると）、ターンオンし、ドレイン・ソース間電圧ＶｄｓがＬレベルからＨレベルに立ち上がると（即ち、ドレイン電流ＩｄがＨレベルからＬレベルに立ち下がると）、ターンオフする。

ここで、ターンオン時間ｔｒは、ドレイン・ソース間電圧Ｖｄｓの立ち下がり波形において、立ち下がり開始から９０％の時刻と、立ち下がり終了前の１０％の時刻と、の間の時間である。更に、ターンオフ時間ｔｆは、ドレイン・ソース間電圧Ｖｄｓの立ち上がり波形において、立ち上がり開始から１０％の時刻と、立ち上がり終了前の９０％の時刻と、の間の時間である。

ドレイン・ソース間電圧Ｖｄｓの立ち下がりとドレイン電流Ｉｄの立ち上がりとの交差箇所のハッチング領域と、ドレイン・ソース間電圧Ｖｄｓの立ち上がりとドレイン電流Ｉｄの立ち下がりとの交差箇所のハッチング領域と、はオン／オフの切り替え時に発生するスイッチング損失Ｓｌｏｓｓ（＝Ｖｄｓ×Ｉｄ）である。ドレイン・ソース間電圧Ｖｄｓの立ち上がり時には、寄生インダクタンスＬｄ，Ｌｓの影響により、過電圧のサージ電圧Ｖｄｓｇ［＝（Ｌｄ＋Ｌｓ）×ｄｉ／ｄｔ、但し、ｄｉ／ｄｔはスイッチング時間］が発生することがある。

図８は、図６のパワーＭＯＳ１の電気的・熱的特性（ケース温度Ｔｃ＝２５℃）の一例を示すデータシートである。
図８において、ドレイン・ソース間オン抵抗Ｒｏｎは、ドレイン電流Ｉｄ＝２５Ａ、及びゲート・ソース間電圧Ｖｇｓ＝１０Ｖの場合、規格値として標準値ＴＹＰ＝６．９ｍΩ、最大値ＭＡＸ＝８．７ｍΩである。ゲート閾値電圧Ｖｔｈは、ドレイン電流Ｉｄ＝１ｍＡ、及びドレイン・ソース間電圧Ｖｄｓ＝１０Ｖの場合、規格値として最小値ＭＩＮ＝２．０Ｖ、標準値ＴＹＰ＝３．０Ｖ、最大値ＭＡＸ＝４．０Ｖである。

ドレイン・ソース間電圧Ｖｄｓ＝２５Ｖ、ゲート・ソース間電圧Ｖｇｓ＝０Ｖ、及び動作周波数ｆ＝１ＭＨｚの場合、入力容量Ｃｉｓｓは、規格値として標準値ＴＹＰ＝５８８０ｐＦであり、帰還容量Ｃｒｓｓは、規格値として標準値ＴＹＰ＝２５０ｐＦであり、更に、出力容量Ｃｏｓｓは、規格値として標準値ＴＹＰ＝５３０ｐＦである。

又、ドレイン電流Ｉｄ＝２５Ａ、負荷抵抗Ｒｌ＝２Ω、電源電圧Ｖｄｄ＝５０Ｖ、ゲート抵抗Ｒｇ＝０Ω、（＋）側ゲート・ソース間電圧Ｖｇｓ（＋）＝１０Ｖ、及び（−）側ゲート・ソース間電圧Ｖｇｓ（−）＝０Ｖの場合、ターンオン時間ｔｒは、規格値として標準値ＴＹＰ＝２８ｎｓであり、ターンオフ時間ｔｆは、規格値として標準値ＴＹＰ＝４９ｎｓである。

特開２００３−２９９３６３号公報 国際公開ＷＯ２０１２−１５３４５９号公報

従来のパワーＭＯＳ１等のパワー半導体素子を用いたパワーモジュールでは、次のような課題があった。

パワーＭＯＳ１の電気的・熱的特性を示す図８のデータシートにおいて、ターンオン時間ｔｒ及びターンオフ時間ｔｆの規格値として標準値ＴＹＰのみが規定されている場合（例えば、ターンオン時間ｔｒの標準値ＴＹＰが２８ｎｓ、ターンオフ時間ｔｆの標準値ＴＹＰが４９ｎｓ）、装置設計上の最大値ＭＡＸ／最小値ＭＩＮの規格値が無いため、モジュールの最悪（ワースト）設計ができない。つまり、図７のスイッチング動作波形において、スイッチング損失Ｓｌｏｓｓ（＝Ｖｄｓ×Ｉｄ）とサージ電圧Ｖｄｓｇ［＝（Ｌｄ＋Ｌｓ）×ｄｉ／ｄｔ］のワースト値が分からない。

仮に、ターンオン時間ｔｒ／ターンオフ時間ｔｆの最大値ＭＡＸ／最小値ＭＩＮが規格化できたとしても、パワーＭＯＳ１の製造ばらつきのため、一般的には、標準値ＴＹＰ（例えば、ｔｒ＝２８ｎｓ、ｔｆ＝４９ｎｓ）に対し、最大値ＭＡＸ／最小値ＭＩＮが−５０％／＋１００％の範囲となる。パワーモジュールの設計において、その値をそのまま使用すると、スイッチング損失Ｓｌｏｓｓのワースト値が標準値ＴＹＰの２倍となり、放熱設計も２倍を想定しなければならない。又、ターンオン時間ｔｒ／ターンオフ時間ｔｆの最小値ＭＩＮについては、寄生インダクタンスＬｄ，Ｌｓによって発生するサージ電圧Ｖｄｓｇが標準値ＴＹＰに対して２倍となるため、パワーＭＯＳ１の電圧定格オーバや電磁妨害ノイズ（Electro-Magnetic Interference noise；ＥＭＩノイズ）の悪化が懸念される。

本発明のパワーモジュールは、パワー半導体素子と、第１定電流回路と、第１スイッチと、第２定電流回路と、第２スイッチと、前記パワー半導体素子、前記第１、第２定電流回路、及び前記第１、第２スイッチを収容するパッケージと、を備えている。

前記パワー半導体素子は、第１電極と、第２電極と、制御電圧が印加されると前記第１電極及び前記第２電極間をオン／オフ動作する制御電極と、を有し、前記制御電極に生じる寄生容量からなる入力容量に第１制御駆動電流が注入され、前記入力容量に掛かる前記制御電圧が上昇して閾値電圧を超えると前記第１電極及び前記第２電極間がターンオンし、前記入力容量の蓄積電荷が放電されて第２制御駆動電流が放出され、前記入力容量に掛かる前記制御電圧が低下して前記閾値電圧を下回ると前記第１電極及び前記第２電極間がターンオフする素子である。

前記第１定電流回路は、第１調整電圧が入力され、前記第１調整電圧に対応した一定の前記第１制御駆動電流を流す回路である。前記第１スイッチは、駆動信号によりオン／オフ動作し、オン状態の時に前記第１制御駆動電流を前記パワー半導体素子の前記入力容量へ注入するスイッチである。前記第２定電流回路は、第２調整電圧が入力され、前記第２調整電圧に対応した一定の前記第２制御駆動電流を流す回路である。更に、前記第２スイッチは、前記駆動信号により、前記第１スイッチがオン状態の時にオフ状態になり、前記第１スイッチがオフ状態の時にオン状態になって、前記第２制御駆動電流を接地側へ放出するスイッチである。そして、本発明では、前記パワー半導体素子のばらつきに応じて前記第１調整電圧及び前記第２調整電圧を調整する構成になっている。

本発明のパワーモジュールによれば、次の（Ａ）〜（Ｃ）のような効果がある。
（Ａ） 第１定電流回路及び第２定電流回路を有し、パワー半導体素子のばらつきに応じて第１調整電圧及び第２調整電圧を調整する構成になっているので、ターンオン時間／ターンオフ時間の最大値／最小値のばらつきを改善できる。これにより、スイッチング損失とサージ電圧のばらつきの少ないパワーモジュールを実現できる。

（Ｂ） 第１定電流回路及び第２定電流回路を、例えば、カレントミラー回路及び誤差増幅回路で構成した場合、カレントミラー回路を多段にすることで、電流増幅率の増加と特性の安定性を実現できる。

（Ｃ） 第１調整電圧及び第２調整電圧は、例えば、時間調整用電源電圧や、ゲートドライブ用電源を利用して抵抗等で分圧する構成等、種々の構成が可能である。これにより、設計の自由度を向上できる。

本発明の実施例１におけるパワーモジュールの原理を示す概略の回路図 本発明の実施例１における図１のパワーモジュールの構成例を示す回路図 図２のパワーモジュール１０の動作を示す電圧・電流波形図 本発明の実施例２における第１、第２調整電圧Ｖｔｒ，Ｖｔｆの他の生成例を示す回路図 本発明の実施例３におけるパワー半導体素子としてのＩＧＢＴの概略を示す等価回路図 従来のＮチャネル型パワーＭＯＳの概略を示す等価回路図 図６の負荷抵抗Ｒｌに対するパワーＭＯＳ１のスイッチング動作波形図 図６のパワーＭＯＳ１の電気的・熱的特性（ケース温度Ｔｃ＝２５℃）の一例を示すデータシート

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の構成）
図１は、本発明の実施例１におけるパワーモジュールの原理を示す概略の回路図である。

このパワーモジュール１０は、パワー半導体素子等を収容するパッケージ１０ａを有している。パッケージ１０ａは、高耐熱性・高絶縁性の樹脂やセラミックス等により形成されている。このパッケージ１０ａには、直流の電源電圧ＶＤＤを入力する（＋）側電源端子１１ａ、接地側の（−）側電源端子１１ｂ、直流の第１調整電圧Ｖｔｒを入力する制御端子１２ａ、直流の第２調整電圧Ｖｔｆを入力する制御端子１２ｂ、駆動信号（例えば、ゲートパルス）Ｐｇを入力する制御端子１３、（＋）側出力端子１４ａ、及び接地側の（−）側出力端子１４ｂが設けられている。

パッケージ１０ａ内には、第１定電流回路２０、第２定電流回路３０、第１スイッチ４１、第２スイッチ４２、及びパワー半導体素子（例えば、Ｎチャネル型パワーＭＯＳ）４３が収容されている。第１定電流回路２０、第１スイッチ４１、第２スイッチ４２、及び第２定電流回路３０は、（＋）側電源端子１１ａと（−）側電源端子１１ｂとの間に直列に接続されている。第１スイッチ４１と第２スイッチ４２との接続点には、パワーＭＯＳ４２の制御電極としてのゲートが接続されている。パワーＭＯＳ４３の第１電極としてのドレインは（＋）側出力端子１４ａに接続され、パワーＭＯＳ４３の第２電極としてのソースが（−）側出力端子１４ｂに接続されている。

第１定電流回路２０は、制御端子１２ａから入力される第１調整電圧Ｖｔｒに対応した一定の第１制御駆動電流Ｉ４１を第１スイッチ４１側へ流す回路である。第２定電流回路３０は、制御端子１２ｂから入力される第２調整電圧Ｖｔｆに対応した一定の第２制御駆動電流Ｉ４２を接地側へ流す回路である。

第１スイッチ４１は、制御端子１３から入力されるゲートパルスＰｇによりオン／オフ動作し（例えば、ゲートパルスＰｇのＬレベルによりオン状態、Ｈレベルによりオフ状態になり）、オン状態の時に、第１定電流回路２０からの第１制御駆動電流Ｉ４１をパワーＭＯＳ４３のゲートを通してその寄生容量からなる入力容量Ｃｉｓｓへ注入するものである。第２スイッチ４２は、制御端子１３から入力されるゲートパルスＰｇにより、第１スイッチ４１がオン状態の時にオフ状態（例えば、ゲートパルスＰｇのＬレベルによりオフ状態）になり、第１スイッチ４１がオフ状態の時にオン状態（例えば、ゲートパルスＰｇのＨレベルによりオン状態）になって、パワーＭＯＳ４３のゲートからの第２制御駆動電流Ｉ４２を第２定電流回路３０側へ放出するものである。

パワーＭＯＳ４３は、ゲートに生じる入力容量Ｃｉｓｓに第１制御駆動電流Ｉ４１が注入され、その入力容量Ｃｉｓｓに掛かる制御電圧としてのゲート電圧Ｖｇが上昇して閾値電圧Ｖｔｈを超えるとターンオンし、その入力容量Ｃｉｓｓの蓄積電荷が放電されて第２制御駆動電流Ｉ４２が放出され、その入力容量Ｃｉｓｓに掛かるゲート電圧Ｖｇが低下して閾値電圧Ｖｔｈを下回るとターンオフするスイッチング素子である。

（＋）側電源端子１１ａと（−）側電源端子１１ｂとの間には、電源電圧ＶＤＤを印加するためのゲートドライブ用電源５０が接続される。制御端子１２ａと（−）側電源端子１１ｂとの間には、第１調整電圧Ｖｔｒを印加するためのターンオン時間（ｔｒ）調整用の電源５１が接続される。制御端子１２ｂと（−）側電源端子１１ｂとの間には、ターンオフ時間（ｔｆ）調整用の電源５２が接続される。

又、（＋）側出力端子１４ａ及び（−）側出力端子１４ｂには、負荷回路６０が接続される。負荷回路６０は、例えば、負荷抵抗６１及び直流の駆動電源６２等を有し、これらが（＋）側出力端子１４ａと（−）側出力端子１４ｂとの間に直列に接続されている。

図２は、本発明の実施例１における図１のパワーモジュールの構成例を示す回路図である。
図２のパワーモジュール１０において、第１定電流回路２０は、１段の第１カレントミラー回路２１と第１誤差増幅回路２２とによって構成されている。第１カレントミラー回路２１は、入力側に流れる第１駆動電流Ｉ２１ａに比例した第１制御駆動電流Ｉ４１を出力側に流す回路である。第１誤差増幅回路２２は、第１カレントミラー回路２１の入力側に流れる第１駆動電流Ｉ２１ａを検出してこれに対応する第１駆動電圧Ｖ２２ｂを生成し、この第１駆動電圧Ｖ２２ｂを、制御端子１２ａから入力される第１調整電圧Ｖｔｒに追従させて、第１カレントミラー回路２１の入力側に流れる第１駆動電流Ｉ２１ａを変化させる回路である。

第１カレントミラー回路２１は、トランジスタサイズが１：ｘ（例えば、１：１００）の一対のトランジスタ（例えば、Ｐチャネル型ＭＯＳＦＥＴ、以下「ＰＭＯＳ」という。）２１ａ，２１ｂにより構成されている。一対のＰＭＯＳ２１ａ，２１ｂは、ゲートが共通に接続され、それらのソースが（＋）側電源端子１１ａに対して並列に接続されている。ＰＭＯＳ２１ａのドレインは、ＰＭＯＳ２１ａ，２１ｂのゲートに接続されている。

第１誤差増幅回路２２は、第１駆動電流Ｉ２１ａの電流値を変化させるトランジスタ（例えば、Ｎチャネル型ＭＯＳＦＥＴ、以下「ＮＭＯＳ」という。）２２ａと、第１駆動電流Ｉ２１ａを検出してこれに対応する第１駆動電圧Ｖ２２ｂを生成する抵抗２２ｂと、演算増幅器（以下「オペアンプ」という。）２２ｃと、により構成されている。ＰＭＯＳ２１ａのドレイン及びＰＭＯＳ２１ａ，２１ｂのゲートと接地側との間には、ＮＭＯＳ２２ａのドレイン・ソースと抵抗２２ｂとが直列に接続されている。ＮＭＯＳ２２ａのソースは、オペアンプ２２ｃの（−）側入力端子に接続され、そのＮＭＯＳ２２ａのゲートがオペアンプ２２ｃの出力端子に接続されている。オペアンプ２２ｃは、（＋）側入力端子が制御端子１２ａに接続され、（−）側入力端子に入力される第１駆動電圧Ｖ２２ｂを、（＋）側入力端子に入力される第１調整電圧Ｖｔｒに追従させて、ＮＭＯＳ２２ａに流れる第１駆動電流Ｉ２１ａを変化させる機能を有している。

第２定電流回路３０は、２段の第２カレントミラー回路３１と第２誤差増幅回路３２とによって構成されている。第２カレントミラー回路３１は、入力側に流れる第２駆動電流Ｉ３１ａに比例した第２制御駆動電流Ｉ４２を出力側に流す回路である。第２誤差増幅回路３２は、第２カレントミラー回路３１の入力側に流れる第２駆動電流Ｉ３１ａを検出してこれに対応する第２駆動電圧Ｖ３２ｂを生成し、この第２駆動電圧Ｖ３２ｂを、制御端子１２ｂから入力される第２調整電圧Ｖｔｆに追従させて、第２カレントミラー回路３１の入力側に流れる第２駆動電流Ｉ３１ａを変化させる回路である。

第２カレントミラー回路３１は、トランジスタサイズが１：１の一対の前段側のトランジスタ（例えば、ＰＭＯＳ）３１ａ，３１ｂと、トランジスタサイズが１：ｘ（例えば、１：１００）の一対の後段側のトランジスタ（例えば、ＮＭＯＳ）３１ｃ，３１ｄと、により構成されている。

前段側のＰＭＯＳ３１ａ，３１ｂは、ゲートが共通に接続され、それらのソースが（＋）側電源端子１１ａに対して並列に接続されている。ＰＭＯＳ３１ａのドレインは、ＰＭＯＳ３１ａ，３１ｂのゲートに接続されている。後段側のＮＭＯＳ３１ｃ，３１ｄは、ゲートが共通に接続され、そのゲートがＰＭＯＳ３１ｂのドレイン及びＮＭＯＳ３１ｃのドレインに接続されている。ＮＭＯＳ３１ｃ，３１ｄのソースは、（−）側電源端子１１ｂに対して並列に接続されている。

第２誤差増幅回路３２は、第２駆動電流Ｉ３１ａの電流値を変化させるトランジスタ（例えば、ＮＭＯＳ）３２ａと、第２駆動電流Ｉ３１ａを検出してこれに対応する第２駆動電圧Ｖ３２ｂを生成する抵抗３２ｂと、オペアンプ３２ｃと、により構成されている。ＰＭＯＳ３１ａのドレイン及びＰＭＯＳ３１ａ，３１ｂのゲートと接地側の（−）側電源端子１１ｂとの間には、ＮＭＯＳ３２ａのドレイン・ソースと抵抗３２ｂとが直列に接続されている。ＮＭＯＳ３２ａのソースは、オペアンプ３２ｃの（−）側入力端子に接続され、そのＮＭＯＳ３２ａのゲートがオペアンプ３２ｃの出力端子に接続されている。オペアンプ３２ｃは、（＋）側入力端子が制御端子１２ｂに接続され、（−）側入力端子に入力される第２駆動電圧Ｖ３２ｂを、（＋）側入力端子に入力される第２調整電圧Ｖｔｆに追従させて、ＮＭＯＳ３２ａに流れる第２駆動電流Ｉ３１ａを変化させる機能を有している。

第１スイッチ４１及び第２スイッチ４２は、相補的にオン／オフ動作する相補型トランジスタ（例えば、直列に接続されたＰＭＯＳ４１ａ及びＮＭＯＳ４２ａからなるＣＭＯＳトランジスタ）により構成されている。制御端子１３は、バッファ１５を介して、ＰＭＯＳ４１ａ及びＮＭＯＳ４２ａのゲートに共通に接続されている。ＰＭＯＳ４１ａのドレイン及びＮＭＯＳ４２ａのドレインは、相互に接続され、この接続点が、パワーＭＯＳ４３のゲートに接続されている。

（図２のパワーモジュールの動作）
図３は、図２のパワーモジュール１０の動作を示す電圧・電流波形図である。

図３の横軸は時間ｔ、縦軸はパワーＭＯＳ４３におけるソース・ドレイン間電圧Ｖｄｓ波形の電圧値、及びそのパワーＭＯＳ４３におけるドレイン電流Ｉｄ波形の電流値である。パワーＭＯＳ４３の電気的・熱的特性には、素子によってはばらつきがあるため、例えば、ターンオン時間ｔｒの最低値ｔｒ＿ｍｉｎは５０ｎｓ、最大値ｔｒ＿ｍａｘは２００ｎｓ、及び標準値ｔｒ＿ｔｙｐは１００ｎｓである。同様に、ターンオフ時間ｔｆの最低値ｔｆ＿ｍｉｎは５０ｎｓ、最大値ｔｆ＿ｍａｘは２００ｎｓ、及び標準値ｔｆ＿ｔｙｐは１００ｎｓである。ドレイン・ソース間電圧Ｖｄｓの立ち下がりとドレイン電流Ｉｄの立ち上がりとの交差箇所のハッチング領域と、ドレイン・ソース間電圧Ｖｄｓの立ち上がりとドレイン電流Ｉｄの立ち下がりとの交差箇所のハッチング領域と、はオン／オフの切り替え時に発生するスイッチング損失Ｓｌｏｓｓ（＝Ｖｄｓ×Ｉｄ）である。ドレイン・ソース間電圧Ｖｄｓの立ち上がり時には、寄生インダクタンスＬｄ，Ｌｓの影響により、過電圧のサージ電圧Ｖｄｓｇ［＝（Ｌｄ＋Ｌｓ）×ｄｉ／ｄｔ］が発生することがある。

例えば、パワーＭＯＳ４３の規格値において、ターンオン時間ｔｒ及びターンオフ時間ｔｆが標準値ｔｒ＿ｔｙｐ（＝５０ｎｓ），ｔｆ＿ｔｙｐ（＝５０ｎｓ）の場合には、以下のように動作する。

制御端子１３に印加されるゲートパルスＰｇがＬレベルの場合、これがバッファ１５で駆動されてＰＭＯＳ４１ａ及びＮＭＯＳ４２ａのゲートに供給される。すると、ＰＭＯＳ４１ａがオンする共に、ＮＭＯＳ４２ａがオフする。
オペアンプ２２ｃは、制御端子１２ａに印加された第１調整電圧Ｖｔｒと、抵抗２２ｂで検出された第１駆動電圧Ｖ２２ｂと、の誤差を求め、この誤差が減少するように（つまり、第１駆動電圧Ｖ２２ｂが第１調整電圧Ｖｔｒに追従するように）、ＮＭＯＳ２２ａをゲート制御して、（＋）側電源端子１１ａ→ＰＭＯＳ２１ａ→ＮＭＯＳ２２ａ→抵抗２２ｂ→接地側、へ流れる第１駆動電流Ｉ２１ａを変化させる。変化した第１駆動電流Ｉ２１ａは、一対のＰＭＯＳ２１ａ，２１ｂからなる第１カレントミラー回路２１により、例えば、１００倍に増幅され、この増幅された第１制御駆動電流Ｉ４１が、（＋）側電源端子１１ａ→ＰＭＯＳ２１ｂのソース・ドレイン→ＰＭＯＳ４１ａのソース・ドレイン→パワーＭＯＳ４３のゲート、へ流れる。

第１制御駆動電流Ｉ４１がパワーＭＯＳ４３のゲートに流れると、その第１制御駆動電流Ｉ４１がパワーＭＯＳ４３の入力容量Ｃｉｓｓに注入され、そのパワーＭＯＳ４３のゲート電圧Ｖｇが上昇する。ゲート電圧Ｖｇが上昇してパワーＭＯＳ４３の閾値Ｖｔｈを超えると、このパワーＭＯＳ４３が、所定のターンオン時間（標準値のターンオン時間ｔｒ＿ｔｙｐ＝１００ｎｓ）をおいてターンオンする。パワーＭＯＳ４３がターンオンすると、負荷回路６０内の駆動電源６２→負荷抵抗６１→パワーＭＯＳ４３、へ駆動電流が流れて負荷回路６０が動作する。

制御端子１３に印加されるゲートパルスＰｇがＨレベルになると、これがバッファ１５で駆動されて、ＰＭＯＳ４１ａがオフする共にＮＭＯＳ４２ａがオンする。

オペアンプ３２ｃは、制御端子１２ｂに印加された第２調整電圧Ｖｔｆと、抵抗３２ｂで検出された第２駆動電圧Ｖ３２ｂと、の誤差を求め、この誤差が減少するように（つまり、第２駆動電圧Ｖ３２ｂが第２調整電圧Ｖｔｆに追従するように）、ＮＭＯＳ３２ａをゲート制御して、（＋）側電源端子１１ａ→ＰＭＯＳ３１ａ→ＮＭＯＳ３２ａ→抵抗３２ｂ→（−）側電源端子１１ｂ、へ流れる第２駆動電流Ｉ３１ａを変化させる。変化した第２駆動電流Ｉ３１ａは、第２カレントミラー回路３１における前段のＰＭＯＳ３１ａ，３１ｂ対によって１：１に変換された後、後段のＮＭＯＳ３１ｃ，３１ｄ対により、例えば、１００倍に増幅され、この増幅された第２制御駆動電流Ｉ４２が、パワーＭＯＳ４３のゲート→ＮＭＯＳ４２ａのドレイン・ソース→ＮＭＯＳ３１ｄのドレイン・ソース→（−）側電源端子１１ｂ、へ流れてパワーＭＯＳ４３の入力容量Ｃｉｓｓに蓄積された電荷が、（−）側電源端子１１ｂへ放電される。

パワーＭＯＳ４３の入力容量Ｃｉｓｓに蓄積された電荷が放電され、ゲート電圧Ｖｇが低下して閾値電圧Ｖｔｈを下回ると、このパワーＭＯＳ４３が、所定のターンオフ時間（標準値のターンオフ時間ｔｆ＿ｔｙｐ＝１００ｎｓ）をおいてターンオフする。パワーＭＯＳ４３がターンオフすると、負荷回路６０内の駆動電流が遮断されて動作が停止する。

次に、パワーＭＯＳ４３のばらつきについて説明する。
パワーＭＯＳ４３のばらつきにより、パワーモジュール１０毎に、スイッチング損失Ｓｌｏｓｓ（＝Ｖｄｓ×Ｉｄ）とサージ電圧Ｖｄｓｇ［＝（Ｌｄ＋Ｌｓ）×ｄｉ／ｄｔ）］がばらつく。そこで、第１調整電圧Ｖｔｒによって第１制御駆動電流Ｉ４１を調整し、図３に示すように、パワーＭＯＳ４３のターンオン時間ｔｒ（つまり、ドレイン・ソース間電圧Ｖｄｓの立ち下がり時間）が大きい場合には、小さくし、そのターンオン時間ｔｒが小さい場合には、大きくする。又、第２調整電圧Ｖｔｆによって第２制御駆動電流Ｉ４２を調整し、パワーＭＯＳ４３のターンオフ時間ｔｆ（つまり、ドレイン・ソース間電圧Ｖｄｓの立ち上がり時間）が大きい場合には、小さくし、そのターンオン時間ｔｆが小さい場合には、大きくする。このように、パワーモジュール１０毎に最適な第１制御駆動電流Ｉ４１及び第２制御駆動電流Ｉ４２を設定することにより、スイッチング損失Ｓｌｏｓｓとサージ電圧Ｖｄｓｇのばらつきを少なくすることが可能になる。

（実施例１の効果）
本実施例１のパワーモジュール１０によれば、次の（１）、（２）のような効果がある。

（１） 第１定電流回路２０及び第２定電流回路３０を有し、パワーＭＯＳ４３のばらつきに応じて第１調整電圧Ｖｔｒ及び第２調整電圧Ｖｔｆを調整する構成になっているので、ターンオン時間ｔｒ／ターンオフ時間ｔｆの最大値ＭＡＸ／最小値ＭＩＮのばらつきを改善できる。これにより、スイッチング損失Ｓｌｏｓｓとサージ電圧Ｖｄｓｇのばらつきの少ないパワーモジュール１０を実現できる。

（２） 第１定電流回路２０及び第２定電流回路３０を、例えば、第１、第２カレントミラー回路２１，３１及び第１、第２誤差増幅回路２２，３２でそれぞれ構成した場合、その第２カレントミラー回路３１を１段で構成しても良い。又、第１カレントミラー回路２１や第２カレントミラー回路３１を多段（例えば、２段）にすれば、電流増幅率の増加と特性の安定性を実現できる。

（実施例２の構成・動作）
図４（ａ）、（ｂ）は、本発明の実施例２における第１、第２調整電圧Ｖｔｒ，Ｖｔｆの他の生成例を示す回路図である。

図４（ａ）では、実施例１のターンオン時間（ｔｒ）調整用の電源５１に代えて、分圧回路の構成例が示されている。この分圧回路は、抵抗５１ａ及び可変抵抗５１ｂを有し、その抵抗５１ａ及び可変抵抗５１ｂが、電源電圧ＶＤＤを出力するゲートドライブ用電源５０と接地側との間に直列に接続されている。抵抗５１ａと可変抵抗５１ｂとの接続点から、第１調整電圧Ｖｔｒが出力される。可変抵抗５１ｂの抵抗値を変えることにより、第１調整電圧Ｖｔｒの調整が可能である。

図４（ｂ）では、実施例１のターンオフ時間（ｔｆ）調整用の電源５２に代えて、分圧回路の構成例が示されている。この分圧回路は、抵抗５２ａ及び可変抵抗５２ｂを有し、その抵抗５２ａ及び可変抵抗５２ｂが、電源電圧ＶＤＤを出力するゲートドライブ用電源５０と接地側との間に直列に接続されている。抵抗５２ａと可変抵抗５２ｂとの接続点から、第２調整電圧Ｖｔｆが出力される。可変抵抗５２ｂの抵抗値を変えることにより、第２調整電圧Ｖｔｆの調整が可能である。

（実施例２の効果）
本実施例２によれば、分圧回路によって第１調整電圧Ｖｔｒ及び第２調整電圧Ｖｔｆを生成するようにしたので、パワーモジュール１０の外付け回路を簡単にできる。

なお、分圧回路は、抵抗以外の他の素子を用いて構成しても良い。このように、第１調整電圧Ｖｔｒ及び第２調整電圧Ｖｔｆは、時間調整用電源５１，５２や、ゲートドライブ用電源５０を利用して抵抗等で分圧する構成等、種々の構成が可能である。これにより、設計の自由度を向上できる。

図５は、本発明の実施例３におけるパワー半導体素子としてのＩＧＢＴの概略を示す等価回路図である。
本実施例３のＩＧＢＴ５３は、エミッタＥ、コレクタＣ、及びゲートＧの３つの電極を有し、実施例１のパワーＭＯＳ４３と略同様の作用効果を奏するものである。

なお、パワー半導体素子としては、窒化ガリウム（ＧａＮ）パワーデバイス、炭化珪素（ＳｉＣ）パワーデバイス等の他のパワートランジスタを使用しても良い。

（実施例１〜３の他の変形例）
本発明は、上記実施例１〜３に限定されず、その他の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ｉ）、（ｉｉ）のようなものがある。

（ｉ） 第１、第２定電流回路２０，３０は、第１、第２カレントミラー回路２１，３１及び第１、第２誤差増幅回路２２，３２以外の他の回路で構成しても良い。

（ｉｉ） 第１、第２スイッチ４１，４２は、ＰＭＯＳ４１ａ及びＮＭＯＳ４２ａからなるＣＭＯＳトランジスタ以外の他の半導体素子を用いて構成しても良い。

１０ パワーモジュール
１０ａ パッケージ
２０，３０ 第１、第２定電流回路
２１，３１ 第１、第２カレントミラー回路
２２，３２ 第１、第２誤差増幅回路
４１，４２ 第１、第２スイッチ
４１ａ ＰＭＯＳ
４２ａ ＮＭＯＳ
４３ パワーＭＯＳ

Claims (5)

1. 第１電極と、第２電極と、制御電圧が印加されると前記第１電極及び前記第２電極間をオン／オフ動作する制御電極と、を有し、前記制御電極に生じる寄生容量からなる入力容量に第１制御駆動電流が注入され、前記入力容量に掛かる前記制御電圧が上昇して閾値電圧を超えると前記第１電極及び前記第２電極間がターンオンし、前記入力容量の蓄積電荷が放電されて第２制御駆動電流が放出され、前記入力容量に掛かる前記制御電圧が低下して前記閾値電圧を下回ると前記第１電極及び前記第２電極間がターンオフするパワー半導体素子と、
   第１調整電圧が入力され、前記第１調整電圧に対応した一定の前記第１制御駆動電流を流す第１定電流回路と、
   駆動信号によりオン／オフ動作し、オン状態の時に前記第１制御駆動電流を前記パワー半導体素子の前記入力容量へ注入する第１スイッチと、
   第２調整電圧が入力され、前記第２調整電圧に対応した一定の前記第２制御駆動電流を流す第２定電流回路と、
   前記駆動信号により、前記第１スイッチがオン状態の時にオフ状態になり、前記第１スイッチがオフ状態の時にオン状態になって、前記第２制御駆動電流を接地側へ放出する第２スイッチと、
   前記パワー半導体素子、前記第１定電流回路、前記第１スイッチ、前記第２定電流回路、及び前記第２スイッチを収容するパッケージと、
   を備え、
   前記パワー半導体素子のばらつきに応じて前記第１調整電圧及び前記第２調整電圧を調整する構成になっている、
   ことを特徴とするパワーモジュール。
   
2. 前記第１定電流回路は、
   第１駆動電流に比例した前記第１制御駆動電流を流す１段又は複数段の第１カレントミラー回路と、
   前記第１駆動電流を検出してこれに対応する第１駆動電圧を生成し、前記第１駆動電圧を前記第１調整電圧に追従させて前記第１駆動電流を変化させる第１誤差増幅回路と、
   を有し、
   前記第２定電流回路は、
   第２駆動電流に比例した前記第２制御駆動電流を流す１段又は複数段の第２カレントミラー回路と、
   前記第２駆動電流を検出してこれに対応する第２駆動電圧を生成し、前記第２駆動電圧を前記第２調整電圧に追従させて前記第２駆動電流を変化させる第２誤差増幅回路と、
   を有する、
   ことを特徴とする請求項１記載のパワーモジュール。
3. 前記第１スイッチ及び前記第２スイッチは、
   前記駆動信号により相補的にオン／オフ動作する相補型トランジスタにより構成されていることを特徴とする請求項１又は２記載のパワーモジュール。
4. 前記第１調整電圧及び前記第２調整電圧は、
   時間調整用電源の出力電圧、又は、ドライブ用電源の出力電圧を分圧した電圧により、それぞれ生成することを特徴とする請求項１〜３のいずれか１項記載のパワーモジュール。
5. 前記パワー半導体素子は、
   パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＧａＮパワーデバイス、又は、ＳｉＣパワーデバイスを含むパワートランジスタであることを特徴とする請求項１〜４のいずれか１項記載のパワーモジュール。

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