JP2007221473A

JP2007221473A - スイッチング回路の駆動回路及びスイッチング回路

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Publication number: JP2007221473A
Application number: JP2006039808A
Authority: JP
Inventors: Shigenobu Matsuzaki; 重伸松▲崎▼
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2006-02-16
Filing date: 2006-02-16
Publication date: 2007-08-30

Abstract

【課題】スイッチング回路において並列に接続されたスイッチング素子にしきい値電圧のばらつきがあったとしても、特定のデバイスに損失が集中して発熱するのを防ぐ。
【解決手段】ＩＧＢＴの電流に応じて変動するＢ点の電位が、トランジスタＱ１４のしきい値より高い時はＱ１４がオンになり、抵抗Ｒ１５と抵抗Ｒ１６が並列になり、ピーク制御回路のＡ点の電位は相対的に低下する。Ｂ点の電位がＱ１４のしきい値より低い時はＱ１４はオフとなり、ピーク制御回路には抵抗Ｒ１５のみが作用しＡ点の電位は相対的に高くなる。ＩＧＢＴのターンオフ時、素子間の特性ばらつきによりＩＧＢＴに流れる電流が増加すると、Ｑ１４がオンになり、Ｒ１５とＲ１６とが並列になり、Ａ点の電位が低くなり、トランジスタＱ１２に注入される電荷量が少なくなり、Ｑ１２のベース電圧Ｖｂが低下し、ＩＧＢＴのゲート電圧Ｖgeが低下し、ＩＧＢＴのコレクタ電流も減少する。
【選択図】図１

Description

本発明は、ＩＧＢＴ(Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）やパワーＭＯＳＦＥＴ等のようなパワーデバイスを用いたスイッチング回路の駆動回路、及び、そのスイッチング回路に関する。

インバータやコンバータ等では、電流をスイッチングする半導体素子として、電圧駆動型のＩＧＢＴやパワーＭＯＳトランジスタ等のパワーデバイスが一般的に使用されている。これらのパワーデバイスを使用して電流をスイッチングさせた場合、スイッチングサージ電圧及びスイッチング損失が発生するが、このサージ電圧とスイッチング損失とは、トレードオフの関係にある。
すなわち、サージ電圧Ｖｓは、スイッチングする電流が流れる主回路のインダクタンスＬｓと電流遮断時の電流変化率ｄｉ／ｄｔとによって式（１）のように表され、電流変化率ｄｉ／ｄｔを小さくすればサージ電圧Ｖｓは小さくできるが、その分スイッチング時間が長くなりスイッチング損失が増大する。

（数１）
Ｖｓ＝Ｌｓ×ｄｉ／ｄｔ …（１）

また、このようなパワーデバイスを用いたスイッチング回路においては、サージ電圧Ｖｓを考慮してパワーデバイスの耐圧や回路の定格を決めなければならない。すなわち、サージ電圧Ｖｓとパワーデバイスの両端電圧との和、すなわちパワーデバイスがＩＧＢＴの場合はサージ電圧ＶｓとＩＧＢＴのコレクタ−エミッタ間電圧Ｖｃｅとの和Ｖｓ＋Ｖｃｅ、パワーデバイスがパワーＭＯＳトランジスタの場合はサージ電圧Ｖｓとドレイン−ソース間電圧Ｖｄｓとの和Ｖｓ＋Ｖｄｓを、パワーデバイスの耐圧以下に抑えなくてはならない。
そのため、通常は、、パワーデバイスのゲート電流を制御し、電流変化率ｄｉ／ｄｔを調整し、サージ電圧Ｖｓの発生を抑えるようにしている。

しかし、パワーデバイスの特性バラツキや温度特性によりスイッチング速度が変化し、電流変化率ｄｉ／ｄｔが変動し、これにより過大なサージが発生する場合がある。
このような問題に対応するために、電圧駆動素子のゲートに蓄積された電荷を放電させる抵抗とＰＮＰトランジスタ、電圧駆動素子のコレクタとＰＮＰトランジスタのベースとを接続するコンデンサ、ダイオード及び抵抗からなるピーク抑制回路を設けて、ターンオフ時の電圧変化率ｄＶ／ｄｔをモニタし、電流変化率ｄｉ／ｄｔの制御を行うことによりスイッチング速度が過度に速くなりその結果サージ電圧Ｖｓが過大になることを防ぐ方法も知られている（特許文献１）。
特開２００４−１８７４６３号公報

しかしながら、前述した従来のピーク抑制回路では、ターンオフ時のサージ電圧を抑制させるために、パワーデバイスのｄＶ／ｄｔをモニタし、ゲート電圧Ｖｇｅを調整し、サージ電圧を抑制する構成となっている。そのため、パワーデバイスが複数個並列に接続されており、それぞれのパワーデバイスの式値Ｖｇｅ（ｏｆｆ）特性が異なるスイッチング回路の場合、しきい値電圧の低いパワーデバイスがターンオフ動作中に再オンし、そのパワーデバイスに損失が集中して、そのパワーデバイスが発熱する可能性があるという問題がある。

本発明はこのような問題に鑑みてなされたものであって、複数個並列に接続されたスイッチング素子にしきい値電圧のばらつき等の特性のばらつきがあったとしても、特定のデバイスに損失が集中して発熱するのを防ぐことができるスイッチング回路の駆動回路、及び、そのようなスイッチング回路を提供することにある。

前記課題を解決するために、本発明に係るスイッチング回路の駆動回路は、並列に接続された複数のスイッチング素子を有し、所望の負荷を駆動するスイッチング回路の駆動回路であって、前記複数のスイッチング素子のゲート電圧を制御し、当該複数のスイッチング素子をオン／オフさせる制御回路と、前記複数のスイッチング素子のターンオフ時の電圧変化率を検出し、当該検出した電圧変化率に基づいて、当該ターンオフ時のスイッチングサージ電圧を抑制するように前記複数のスイッチング素子のゲート電圧を調整するサージ抑制回路と、ターンオフ時に前記複数のスイッチング素子に流れる電流を検出し、前記検出した電流に基づいて、当該ターンオフ時のスイッチング損失を抑制するように前記複数のスイッチング素子のゲート電圧をさらに調整する損失抑制回路とを有する。

好適には、前記損失抑制回路は、前記サージ抑制回路を介して、前記複数のスイッチング素子のゲート電圧を調整する回路である。
また好適には、前記サージ抑制回路は、前記複数のスイッチング素子のコレクタ−エミッタ間に並列に接続されたコンデンサと抵抗との直列回路と、前記コンデンサと抵抗との間と前記複数のスイッチング素子のゲート電圧を制御する素子の基準電圧入力との間に当該基準電圧入力方向を順方向として接続されたダイオードとを有し、前記損失抑制回路は、前記複数のスイッチング素子のコレクタ電流に応じて、前記サージ抑制回路の抵抗の抵抗値を制御することにより、当該サージ抑制回路を介して前記複数のスイッチング素子のゲート電圧を調整する。

また、本発明に係るスイッチング回路は、並列に接続された複数のスイッチング素子と、前記複数のスイッチング素子のゲート電圧を制御し、当該複数のスイッチング素子をオン／オフさせる制御回路と、前記複数のスイッチング素子のターンオフ時の電圧変化率を検出し、当該検出した電圧変化率に基づいて、当該ターンオフ時のスイッチングサージ電圧を抑制するように前記複数のスイッチング素子のゲート電圧を調整するサージ抑制回路と、前記複数のスイッチング素子に流れる電流を検出し、前記検出した電流に基づいて、当該ターンオフ時のスイッチング損失を抑制するように前記複数のスイッチング素子のゲート電圧をさらに調整する損失抑制回路とを有する。

本発明によれば、複数個並列に接続されたスイッチング素子にしきい値電圧のばらつき等の特性のばらつきがあったとしても、特定のデバイスに損失が集中して発熱するのを防ぐことができるスイッチング回路の駆動回路、及び、そのようなスイッチング回路を提供することができる。

本発明の一実施形態について、図１及び図２を参照して説明する。
本実施形態においては、電圧駆動素子の一つであるＩＧＢＴをスイッチング素子とする本発明に係るスイッチング回路であって、所望の負荷を駆動する駆動回路を例示して本発明を説明する。

図１は、その駆動回路１０の構成を示す回路図である。
図１に示す駆動回路１０においては、電源電圧ＶＢと接地ＧＮＤとの間に、負荷Ｌ１１と、並列に接続された３個のＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０とが直列に接続されている。負荷Ｌ１１は、これらのＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０によって駆動される。負荷Ｌ１１に並列に配置されているダイオードＤ１３は、フライホイールダイオードである。

ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０は、各々高耐圧のパワーデバイスである。本実施形態のＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０は、各々、過電流検出用のオンチップ電流センサとして機能する電流センス端子が設けられている。
ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のゲートは、電源電圧Ｖｃｃに、ＮＰＮトランジスタＱ１３と抵抗Ｒ１３を介して接続され、かつ、ＰＮＰトランジスタＱ１２と抵抗Ｒ１１とを介して接地できるように接続されている。

ＮＰＮトランジスタＱ１３のベースはベース抵抗Ｒ１４に接続され、ＰＮＰトランジスタＱ１２のベースはベース抵抗Ｒ１２に接続されている。また、これらベース抵抗Ｒ１４とベース抵抗Ｒ１２の他端同士は接続され、入力信号Ｖｉｎが印加されるようになっている。これによりＮＰＮトランジスタＱ１３及びＰＮＰトランジスタＱ１２は、入力信号Ｖｉｎによってオン／オフされるようになっている。

ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のコレクタとＰＮＰトランジスタＱ１２のベースの間には、コンデンサＣ１１とダイオードＤ１１の直列回路が設けられている。ダイオードＤ１１は、コンデンサＣ１１側をアノード、ＰＮＰトランジスタＱ１２側をカソードとして接続されており、電流は、コンデンサＣ１１側からＰＮＰトランジスタＱ１２のベース側へ流れるように方向が規制されている。
また、コンデンサＣ１１とダイオードＤ１１の接続点であるＡ点と接地間には、プルダウン抵抗Ｒ１５が接続されている。
これら、コンデンサＣ１１、ダイオードＤ１１及び抵抗Ｒ１５により、ピーク抑制回路が形成される。

また、本実施形態の駆動回路１０には、ターンオフ時にＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０に流れる異常電流を抑制するために、この異常電流を検出する電流検出回路を有する。この電流検出回路は、ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０の電流センス機能、及び、ＮＰＮトランジスタＱ１４及び抵抗Ｒ１６により構成される。
抵抗Ｒ１６とＮＰＮトランジスタＱ１４とは直列に接続され、ピーク制御回路のＡ点と接地ＧＮＤとの間に設けられた抵抗Ｒ１５と並列に設けられる。ＮＰＮトランジスタＱ１４のエミッタは接地されている。
また、ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０の電流センス端子は、抵抗Ｒ１７とＮＰＮトランジスタＱ１４のベースに接続されており、抵抗Ｒ１７の他端は接地されている。

このような電流検出回路においては、ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０に流れる電流と抵抗Ｒ１７の抵抗値に応じて変動するＢ点の電位が、ＮＰＮトランジスタＱ１４のしきい値より高い時はＮＰＮトランジスタＱ１４が導通され、抵抗Ｒ１５はピーク制御回路の抵抗Ｒ１５と並列に作用する状態となる。その結果、ピーク制御回路のＡ点の電位は相対的に低下する。
また、Ｂ点の電位が、ＮＰＮトランジスタＱ１４のしきい値より低い時はＮＰＮトランジスタＱ１４は非導通状態とされ、ピーク制御回路においては抵抗Ｒ１５のみが作用することになり、ピーク制御回路のＡ点の電位は相対的に高くなる。
そして、このようにピーク制御回路のＡ点の電位が切り換えられると、ダイオードＤ１１を介してＰＮＰトランジスタＱ１２に注入される電荷の量も変化し、ＰＮＰトランジスタＱ１２のベース電圧Ｖｂ及びＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のゲート電圧Ｖgeも変化する。

このような作用を利用して、電流検出回路は、ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０がターンオフ動作に入っている時であって、ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０の素子間の特性のばらつきにより一時的にＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０に流れる電流が増加した場合に、ＰＮＰトランジスタＱ１４を導通させることによりＡ点の電位を低くし、ＰＮＰトランジスタＱ１２に注入される電荷の量を少なくし、ＰＮＰトランジスタＱ１２のベース電圧Ｖｂを低下させ、ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のゲート電圧Ｖgeを低下させ、ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のコレクタ電流も減少させる。
すなわち、電流検出回路は、ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のコレクタ電流に応じて、ピーク制御回路を介してＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のゲート電圧Ｖgeを調整する機能を有するものである。

このような構成の駆動回路１０の動作について、図２のタイミングチャートを参照して説明する。
図２は、図１に示した駆動回路において、入力信号Ｖｉｎを変化させて、ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のオン／オフを繰返したときにおける各部の電圧波形を示す図である。

なお、ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のしきい値電圧Ｖge(off)110 、Ｖge(off)210 及びＶge(off)310 には、チップ特性のバラツキから、式（２）に示すような関係があるものとする。

（数２）
Ｖge(off)110 ＝Ｖge(off)210 ＞Ｖge(off)310 …（２）

すなわち、３個のＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０においては、第１のＩＧＢＴＱ１１０及び第２のＩＧＢＴＱ２１０のしきい値電圧Ｖge(off)110及びＶge(off)210が同じであり、第３のＩＧＢＴＱ３１０のしきい値電圧Ｖge(off)310のみが若干低い状態となっているものとする。

まず、図２（Ａ）に示すように時刻ｔ１１に入力信号Ｖinが”Ｌ”から”Ｈ”に変化すると、抵抗Ｒ１４を介してＮＰＮトランジスタＱ１３にベース電流が注入される。これにより、トランジスタＱ１３はオンとなる。この時、ＰＮＰトランジスタＱ１２はオフである。

ＮＰＮトランジスタＱ１３がオンすると、抵抗Ｒ１３を介してＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０にゲート電流が注入され、ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０はターンオン動作に入る。すなわち、図２（Ｂ）に示すようにゲート電圧Ｖgeが上昇し、ゲート電圧ＶgeがＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のしきい値電圧Ｖge(off)110 、Ｖge(off)210 及びＶge(off)310 より高くなると（時刻ｔ１２）、図２（Ｃ）に示すようにＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のコレクタ−エミッタ間電圧Ｖｃｅは低下、図２（Ｄ）及び図２（Ｅ）に示すようにＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のコレクタ電流Ｉce1 、Ｉce２及びＩce３が増加する。なお、この際、ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０には、図２（Ｄ）及び図２（Ｅ）に示すようにダイオードＤ１３のリカバリー電流が一瞬の間流れる。
なお、この時、ターンオン時のスイッチング損失が発生する。

次に、例えば時刻ｔ１３に回路の動作が定常状態となると、入力信号Ｖinが”Ｈ”である間、ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０はオン状態を維持し、ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０には、図２（Ｄ）及び図２（Ｅ）に示すようなコレクタ電流Ｉce1 、Ｉce２及びＩce３が流れる。
なお、この間は、駆動回路の定常損失が発生している。

次に、例えば時刻ｔ１４に入力信号Ｖinが”Ｈ”から”Ｌ”に変化すると、ＮＰＮトランジスタＱ１３はオフし、抵抗Ｒ１２を介してＰＮＰトランジスタＱ１２からベース電流が抽出され、ＰＮＰトランジスタＱ１２はオンする。
ＰＮＰトランジスタＱ１２がオンすることにより、ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０はターンオフ動作に入る。すなわち、図２（Ｂ）に示すようにＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のゲート電圧Ｖgeが低下し始め、ゲート電圧ＶgeがＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のしきい値電圧Ｖge(off)110 、Ｖge(off)210 及びＶge(off)310より低くなると（時刻ｔ１５）、図２（Ｃ）に示すようにＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のコレクタ−エミッタ間電圧Ｖｃｅは増加を始め、図２（Ｄ）及び図２（Ｅ）に示すようにＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のコレクタ電流Ｉce１、Ｉce２及びＩce３は減少を始める。

ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のコレクタ−エミッタ間電圧Ｖｃｅが増加を始めると、コンデンサＣ１１、ダイオードＤ１１及び抵抗Ｒ１５を有するピーク制御回路が動作を開始する。
Ｂ点の電位は、図２（Ｊ）に示すように、ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のターンオフ動作の開始に伴って低下を始めるが、Ｂ点の電圧（接地ＧＮＤとＢ点の電位との差）がＮＰＮトランジスタＱ１４のしきい値電圧Ｖge(off)14 よりも大きい間はトランジスタＱ１４はオンしており、抵抗Ｒ１５と抵抗Ｒ１６は並列に接続されていることになる。その結果、これら抵抗Ｒ１５と抵抗Ｒ１６との合成抵抗値とコンデンサＣ１１からなる微分回路の出力から、ダイオードＤ１１を介してＰＮＰトランジスタＱ１２に電荷が注入され、図２（Ｈ）に示すようにベース電圧Ｖb は上昇する。

ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のコレクタ電流Ｉce１、Ｉce２及びＩce３がさらに減少して、図２（Ｊ）に示すようにＢ点の電位がＮＰＮトランジスタＱ１４のしきい値電圧Ｖge(off)14 より小さくなると（時刻ｔ１６）、ＮＰＮトランジスタＱ１４はオフとなり、微分回路の合成抵抗はＲ１５だけとなる。その結果、図２（Ｉ）に示すようにＡ点の電位は上昇し、ダイオードＤ１１を介してさらに多くの電荷がＰＮＰトランジスタＱ１２のベースに注入され、ベース電圧Ｖb は上昇し、ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のゲート電圧Ｖgeも上昇する。また、その結果、時刻ｔ１７には、ゲート電圧ＶgeとＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のしき値電圧との関係が式（３）に示すような条件となる。

（数３）
Ｖge(off)110 ＝Ｖge(off)210 ＞Ｖge＞Ｖge(off)310 …（３）

すなわち、図２（Ｂ）に示すように、ゲート電圧Ｖgeが、第３のＩＧＢＴＱ３１０のしきい値電圧Ｖge(off)310と、第１及び第２のＩＧＢＴＱ１１０及びＱ２１０のしきい値電圧Ｖge(off)110及びＶge(off)210との間に値に達する。前述したように、本実施形態においては、これらの複数のＩＧＢＴ間に製造上の原因等による特性のばらつきがあり、第３のＩＧＢＴＱ３１０のしきい値電圧Ｖge(off)310のみが第１及び第２のＩＧＢＴＱ１１０及びＱ２１０のしきい値電圧Ｖge(off)110及びＶge(off)210よりも若干低いものとしているため、このような状態が生じる。

このような状態となると、ターンオフ動作中にも関わらず第３のＩＧＢＴＱ３１０だけが再オンし、図２（Ｅ）に示すように、ＩＧＢＴＱ３１０に流れる電流Ｉce３が増加を始める。その結果、この増加し始めたコレクタ電流Ｉce１＋Ｉce２＋Ｉce３により、図２（Ｊ）に示すように、Ｂ点電位は再び上昇する。

Ｂ点の電位が上昇すると、図２（Ｊ）に示すように、Ｂ点の電位は再度ＮＰＮトランジスタＱ１４のしきい値電圧Ｖge(off)14 を超え、ＮＰＮトランジスタＱ１４は再度オンする（時刻ｔ１８）。
ＮＰＮトランジスタＱ１４がオンすることにより、抵抗Ｒ１５と抵抗Ｒ１６とが並列接続となると、図２（Ｉ）に示すようにＡ点の電位は低下し、ダイオードＤ１１を通してＰＮＰトランジスタに注入される電荷も減少するために図２（Ｈ）に示すようにベース電圧Ｖb も低下する（時刻ｔ１９）。
これにより、図２（Ｂ）に示すようにＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のゲート電圧Ｖgeも低下するため、再び再オンしたＩＧＢＴＱ３１０のしきい値Ｖge(off)310より低くなり、ＩＧＢＴＱ３１０は再度オフし、図２（Ｅ）に示すようにコレクタ電流Ｉce３も減少する。

その後、図２（Ｃ）に示すようにＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のコレクタ−エミッタ間電圧Ｖｃｅは増加を続け、時刻ｔ２０にサージ電圧がピークとなった後、電源電圧ＶＢに一定となる（時刻ｔ２１）。また、コレクタ電流Ｉce１、Ｉce２及びＩce３は減少を続けて完全に遮断される。
なお、時刻ｔ１９〜ｔ２１の間に、ターンオフ時のスイッチング損失が発生する。

本実施形態の駆動回路１０は、このように動作するが、比較のために、ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のターンオフ時の異常電流を検出してＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のゲート電圧を制御する本発明に係る電流検出回路を具備しない駆動回路、すなわち具体的には、抵抗Ｒ１６，ＮＰＮトランジスタＱ１４及び抵抗Ｒ１７を具備しない駆動回路の構成及び動作について、図３及び図４を参照して説明する。

図３は、その比較例としての駆動回路９０の構成を示す回路図である。
駆動回路９０の構成は、前述したように、図１に示した本発明に係る駆動回路１０から、抵抗Ｒ１６、ＮＰＮトランジスタＱ１４及び抵抗Ｒ１７を有する電流検出回路を除外したものであり、その他の各部の構成及び動作は前述した駆動回路１０と同じである。なお、電流検出回路を除外したため、パワーデバイス（ＩＧＢＴ）として図１に示したような電流センス端子を具備した素子を用いる必要はない。図３に示す回路においては、パワーデバイスとして電流センス機能を具備しないデバイスを用いるものとし、これらを図３に示すようにＩＧＢＴＱ１１、Ｑ２１及びＱ３１として示す。なお、各ＩＧＢＴのスイッチングしきい値等の特性は、図１に示したＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０と同じである。

このような構成の駆動回路９０の動作について、図４のタイミングチャートを参照して説明する。
入力信号Ｖinが”Ｌ”から”Ｈ”に変化してから定常状態となり、また、定常状態である間、すなわち、時刻ｔ１１〜ｔ１４までの期間の駆動回路９０の動作は、図２を参照して前述した駆動回路１０の動作と同じであるのでここでは説明を省略する。

例えば時刻ｔ１４において、入力信号Ｖinが”Ｈ”から”Ｌ”になると、ＮＰＮトランジスタＱ１３はオフし、抵抗Ｒ１２を介してＰＮＰトランジスタＱ１２からベース電流が抽出されてＰＮＰトランジスタＱ１２はオンし、ＩＧＢＴＱ１１、Ｑ２１及びＱ３１はターンオフ動作に入る。すなわち、図４（Ｂ）に示すようにＩＧＢＴＱ１１、Ｑ２１及びＱ３１のゲート電圧Ｖgeが低下し始め、ゲート電圧ＶgeがＩＧＢＴＱ１１、Ｑ２１及びＱ３１のしきい値電圧Ｖge(off)11 、Ｖge(off)21 及びＶge(off)31 より低くなると（時刻ｔ１５）、図４（Ｃ）に示すようにＩＧＢＴＱ１１、Ｑ２１及びＱ３１のコレクタ−エミッタ間電圧Ｖｃｅは増加を始め、図４（Ｄ）及び図４（Ｅ）に示すようにＩＧＢＴＱ１１、Ｑ２１及びＱ３１のコレクタ電流Ｉce１、Ｉce２及びＩce３は減少を始める。この時は、全てのＩＧＢＴＱ１１、Ｑ２１及びＱ３１のコレクタ電流Ｉce１、Ｉce２及びＩce３が減少する。

ＩＧＢＴＱ１１、Ｑ２１及びＱ３１のコレクタ−エミッタ間電圧Ｖｃｅが増加を始めると、ダイオードＤ１１及び抵抗Ｒ１５を有するピーク制御回路が動作を開始し、Ａ点の電圧が上昇する。すると、ダイオードＤ１１を介してＰＮＰトランジスタＱ１２のベースに電荷が注入され、その結果、ＰＮＰトランジスタＱ１２のベース電圧Ｖb は反転増加する。このため、ＩＧＢＴＱ１１、Ｑ２１及びＱ３１のゲート電圧Ｖgeも反転増加する。その結果、時刻ｔ１６には、ゲート電圧ＶgeとＩＧＢＴＱ１１、Ｑ２１及びＱ３１のしき値電圧との関係が式（４）に示すような条件となる。

（数４）
Ｖge(off)11 ＝Ｖge(off)21 ＞Ｖge＞Ｖge(off)31 …（４）

すなわち、図４（Ｂ）に示すように、ゲート電圧Ｖgeが、第３のＩＧＢＴＱ３１のしきい値電圧Ｖge(off)31 と、第１及び第２のＩＧＢＴＱ１１及びＱ２１のしきい値電圧Ｖge(off)11 及びＶge(off)21 との間の値に達する。

このような状態となると、ターンオフ動作中にも関わらず第３のＩＧＢＴＱ３１０だけが再オンし、図４（Ｅ）に示すように、ＩＧＢＴＱ３１０に流れる電流Ｉce３が増加を始める。このとき、第１及び第２のＩＧＢＴＱ１１及びＱ１２はオフ状態を維持しているため、再オンした第３のＩＧＢＴＱ１３にのみコレクタ電流が集中する。
その後、最終的にはゲート電圧を制御するＰＮＰトランジスタＱ１２のベース電圧Ｖb が低下し（時刻ｔ１７）、ＩＧＢＴＱ１１、Ｑ２１及びＱ３１のゲート電圧Ｖgeも低下し、再オンした第３のＩＧＢＴＱ３１もオフにされ、ＩＧＢＴＱ１１、Ｑ２１及びＱ３１は完全に遮断状態とされる（時刻ｔ１８）。

このように、本発明に係る駆動回路１０のように、ターンオフ時にＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０の電流を検出してＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０ｎゲート電圧Ｖgeを調整する電流検出回路を具備しない駆動回路では、素子間でしきい値電圧にばらつきがあった場合、しきい値電圧の低いＩＧＢＴ（第３のＩＧＢＴＱ３１）がターンオフ途中である程度の時間再オンすることとなり、その間コレクタ電流が流れる。その結果、その再オンの期間に流れる電流分、ターンオフ時の損失が大きくなる。具体的には、本発明の駆動回路１０と比較して、図４（Ｇ）にΔＰで示す領域に相当する分だけ、損失が大きくなている。
そしてまた、このような再オン動作により、３つのＩＧＢＴＱ１１、Ｑ２１及びＱ３１の間で損失のアンバランスが発生し、最もしきい値電圧の低いチップに熱故障が生じる可能性が高くなる。

これに対して、図１及び図２を参照して説明した本実施形態の駆動回路１０においては、パワーデバイスとして電流量を検出する機能を有するＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０を用い、ターンオフ動作時に、ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０に流れる電流が大きくなった場合には、ピーク制御回路の抵抗Ｒ１５と並列に抵抗Ｒ１６を作用させる構成となっている。その結果、ピーク制御回路のＡ点の電位が低下し、ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のゲート電圧を制御するＰＮＰトランジスタＱ１２のベース電圧Ｖb が低下し、ＩＧＢＴＱ１１０、Ｑ２１０及びＱ３１０のゲート電圧Ｖgeも低下し、再オンしたＩＧＢＴ（第３のＩＧＢＴＱ３１）は直ちに再オフされる。

このように、本実施形態の駆動回路１０では、並列に接続されたパワーデバイスのしきい値特性にバラツキがあった場合に、しきい値の低いチップがターンオフ動作中に再オンする時間を最小限にすることができるため、ターンオフ時の損失を少なくすることができる。
また、ターンオフ時のスイッチング損失を素子間でほぼ均等にすることができるため、損失のアンバランスにより特定のパワーデバイスに熱による障害が発生することを防ぐことができる。
なお、本実施の形態は、本発明の理解を容易にするために記載されたものであって本発明を何ら限定するものではない。本実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含み、また任意好適な種々の改変が可能である。

例えば、本実施形態の駆動回路１０は、３つのＩＧＢＴを並列接続した構成であったが、パワデバイスの種類及び並列接続の数はこれに限定されるものではない。

図１は、本発明の一実施形態の駆動回路の構成を示す回路図である。図２は、図１に示した駆動回路の動作を示すフローチャートである。図３は、図１に示した駆動回路の比較回路の構成を示す回路図である。図４は、図１に示した比較回路の動作を示すフローチャートである。

符号の説明

１０…駆動回路
Ｒ１１〜Ｒ１７…抵抗
Ｄ１１〜Ｄ１３…ダイオード
Ｃ１１…コンデンサ
Ｑ１１〜Ｑ３１、Ｑ１１０〜Ｑ３１０…ＩＧＢＴ
Ｑ１２〜Ｑ１４…トランジスタ
Ｌ１１…負荷

Claims

並列に接続された複数のスイッチング素子を有し、所望の負荷を駆動するスイッチング回路の駆動回路であって、
前記複数のスイッチング素子のゲート電圧を制御し、当該複数のスイッチング素子をオン／オフさせる制御回路と、
前記複数のスイッチング素子のターンオフ時の電圧変化率を検出し、当該検出した電圧変化率に基づいて、当該ターンオフ時のスイッチングサージ電圧を抑制するように前記複数のスイッチング素子のゲート電圧を調整するサージ抑制回路と、
ターンオフ時に前記複数のスイッチング素子に流れる電流を検出し、前記検出した電流に基づいて、当該ターンオフ時のスイッチング損失を抑制するように前記複数のスイッチング素子のゲート電圧をさらに調整する損失抑制回路と
を有するスイッチング回路の駆動回路。
前記損失抑制回路は、前記サージ抑制回路を介して、前記複数のスイッチング素子のゲート電圧を調整する
請求項１に記載のスイッチング回路の駆動回路。
前記サージ抑制回路は、前記複数のスイッチング素子のコレクタ−エミッタ間に並列に接続されたコンデンサと抵抗との直列回路と、前記コンデンサと抵抗との間と前記複数のスイッチング素子のゲート電圧を制御する素子の基準電圧入力との間に当該基準電圧入力方向を順方向として接続されたダイオードとを有し、
前記損失抑制回路は、前記複数のスイッチング素子のコレクタ電流に応じて、前記サージ抑制回路の抵抗の抵抗値を制御することにより、当該サージ抑制回路を介して前記複数のスイッチング素子のゲート電圧を調整する
請求項２に記載のスイッチング回路の駆動回路。
並列に接続された複数のスイッチング素子と、
前記複数のスイッチング素子のゲート電圧を制御し、当該複数のスイッチング素子をオン／オフさせる制御回路と、
前記複数のスイッチング素子のターンオフ時の電圧変化率を検出し、当該検出した電圧変化率に基づいて、当該ターンオフ時のスイッチングサージ電圧を抑制するように前記複数のスイッチング素子のゲート電圧を調整するサージ抑制回路と、
ターンオフ時に前記複数のスイッチング素子に流れる電流を検出し、前記検出した電流に基づいて、当該ターンオフ時のスイッチング損失を抑制するように前記複数のスイッチング素子のゲート電圧をさらに調整する損失抑制回路と
を有するスイッチング回路。