JP2017184077A - 半導体装置 - Google Patents

Abstract

【課題】より小型で、安価な構成にて、各スイッチング素子に流れる主電流が均一の場合、ばらつきのある場合のいずれに対しても、各スイッチング素子の過電流保護を実現する。【解決手段】電流センス端子を有し、互いに並列接続された複数のスイッチング素子を備えた半導体装置であって、それぞれの電流センス端子より得られたセンス電流をセンス電圧に変換し、変換後の個々のセンス電圧の中から最大電圧を選択し、最大電圧があらかじめ定められた第１の閾値よりも大きい場合に、第１の過電流検出信号を出力する第１の過電流検出回路と、それぞれの電流センス端子より得られたセンス電流の合計値に相当する合計センス電流を合計センス電圧に変換し、合計センス電圧があらかじめ定められた第２の閾値よりも大きい場合に、第２の過電流検出信号を出力する第２の過電流検出回路とをさらに備える。【選択図】図１

Description

本発明は、電力用半導体スイッチング素子を流れる電流を検出する半導体装置に関する。

ハイブリッド自動車や電気自動車では、燃費向上および電費向上のために、インバータや車載充電器の低損失化・高効率化が望まれている。昨今では、それらの電力変換器に使用される電力用半導体として、炭化珪素（ＳｉＣ）半導体が注目されている。

ＳｉＣからなるスイッチング素子は、Ｓｉ半導体ではユニポーラ動作が困難な高電圧領域で使用可能であり、スイッチング時に発生するスイッチング損失を大きく低減できる。このため、電力損失の大きな低減が可能になると期待されている。

しかしながら、ＳｉＣ半導体の製造技術は、開発途上にあり、デバイス内の欠陥密度が大きい。このため、現在、５ｍｍ角程度よりも大きい面積を持つＳｉＣチップを、高い歩留まりで製造することは難しい状況にある。従って、ＳｉＣ半導体を低コストとするためには、小さい面積のチップを使用することになる。この結果、ＳｉＣ半導体を用いる場合、特に、大電流を扱うシステムでは、小さいチップ面積のスイッチング素子を、複数並列に使用することが検討される。

また、スイッチング素子を用いるシステムでは、スイッチング素子に流れる電流を監視し、電流耐量以上の過大な電流が流れることによりスイッチング素子が故障することを防止する過電流保護機能が必要である。

過電流保護を行う手段としては、電流センス付きのスイッチング素子を用いることで、電流センス端子より主電流に対応するセンス電流を得る方法がある。これにより、センス電流を検出することで、過大な主電流が流れていることを把握し、所定の値以上の電流が流れた場合に、スイッチングを停止する保護動作が行われる。

スイッチング素子を複数並列に使用する場合には、各電流センス端子を接続し、各スイッチング素子の主電流の合計値に対応するセンス電流を得ることができる。そして、主電流の合計値に対して所定の値以上の電流が流れた場合に、スイッチングを停止する保護動作が行われる。

しかしながら、スイッチング素子を並列に使用し、主電流の合計値に応じて保護動作を行う場合には、次のような問題がある。すなわち、制御回路や素子自身の電気的特性のバラツキにより各スイッチング素子に流れる主電流に偏りが起きた場合にも、過電流保護を行うための所定の値としては、主電流の合計値に応じて設定された、１素子の電流耐量より大きい１つの値が用いられている。

このため、あるスイッチング素子には過大な電流が流れていても、並列接続されたスイッチング素子の主電流の合計値が所定の値より小さければ、保護動作に至らないこととなる。この結果、あるスイッチング素子は、電流耐量を超えてしまっているにもかかわらず、保護動作が働かず、故障に至るおそれがある。

このような問題に対しては、複数のスイッチング素子を並列接続する構成において、各スイッチング素子の過電流検出を行い、検出信号をワイアードオアすることで、いずれかの過電流検出信号によりスイッチングを停止する保護機能を備えている従来技術がある（例えば、特許文献１参照）。

特許第５２８９５６５号公報

しかしながら、この従来技術にも、以下のような課題がある。上述した特許文献１記載の半導体装置では、各スイッチング素子の過電流検出の閾値は、スイッチング素子に流すことの許容される電流最大値を基に設定される。このため、各スイッチング素子にほぼ均等に電流が流れて過電流検出した場合には、最大で過電流検出閾値×並列数で決まる電流で過電流状態が検出され、停止することになる。

本来、主電流の合計値に対する過電流検出閾値は、過電流遮断時におけるスイッチングオフにより発生するサージ電圧により、スイッチング素子が破壊されないような範囲として設定される必要がある。

しかしながら、各スイッチング素子にほぼ均等に電流が流れて過電流検出した場合、スイッチング素子の並列数が増えれば増えるほど、過大なサージ電圧が発生する可能性がある。この結果、スイッチング素子の電圧耐量を超え、スイッチング素子が破壊に至るおそれが出てくる。

このように、上述した特許文献１記載の半導体装置で用いられる過電流保護のための回路構成では、主電流の合計値に対する過電流検出閾値は、サージ電圧を考慮した設定値から乖離する。特に、スイッチング素子の並列数が大きくなればなるほど、この問題は顕著となる。

一方、主電流の合計値に対する過電流検出閾値が、サージ電圧を考慮した設定値となるように、１素子の過電流検出閾値を下げる設定とすることもできる。しかしながら、このような設定では、定常電流とのマージンが少なくなり、誤検出のおそれが出てくる。特に、スイッチング素子の並列数が大きくなればなるほど、この問題は顕著となる。

本発明は、かかる課題を解決するためになされたものであり、より小型で、安価な構成にて、各スイッチング素子に流れる主電流が均一の場合、ばらつきのある場合のいずれに対しても、各スイッチング素子の過電流保護を適切に実現できる半導体装置を得ることを目的とする。

本発明による半導体装置は、主電流に応じたセンス電流を出力可能な電流センス端子を有し、互いに並列接続された複数のスイッチング素子を備えた半導体装置であって、複数のスイッチング素子のそれぞれの電流センス端子より得られたセンス電流をセンス電圧に変換し、変換後の個々のセンス電圧の中から最大電圧を選択し、最大電圧があらかじめ定められた第１の閾値よりも大きい場合に、第１の過電流検出信号を出力する第１の過電流検出回路と、複数のスイッチング素子のそれぞれの電流センス端子より得られたセンス電流の合計値に相当する合計センス電流を合計センス電圧に変換し、合計センス電圧があらかじめ定められた第２の閾値よりも大きい場合に、第２の過電流検出信号を出力する第２の過電流検出回路とをさらに備えるものである。

本発明によれば、並列接続されたスイッチング素子の個々に流れる電流のうちの最大値、およびそれぞれの合計電流値の両方に対して過電流検出を行うことのできる構成を備えている。この結果、より小型で、安価な構成にて、各スイッチング素子の電流耐量および電圧耐量を考慮した保護機能を実現できる半導体装置を得ることができる。

本発明の実施の形態１に係る半導体装置の構成を示す図である。 本発明の実施の形態１における最大電圧出力回路の具体的な回路構成を示した図である。 本発明の実施の形態１における過電流検出出力回路の具体的な回路構成を示した図である。 本発明の実施の形態２に係る半導体装置の構成を示す図である。

以下、本発明の半導体装置の好適な実施の形態につき、図面を用いて説明する。

実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の構成を示す図である。本実施の形態１に係る半導体装置は、半導体素子１、過電流検出回路６ａ、６ｂ、およびゲート駆動回路７を備えて構成されている。

半導体素子１は、ｎ個の並列接続されたスイッチング素子１０（１）〜１０（ｎ）を備えて構成されている。また、過電流検出回路６ａは、ｎ個の電流検出回路２（１）〜２（ｎ）、最大電圧検出回路４、および過電流検出出力回路５ａを備えて構成されている。さらに、過電流検出回路６ｂは、電流検出回路３、および過電流検出出力回路５ｂを備えて構成されている。

それぞれのスイッチング素子１０（１）〜１０（ｎ）は、ゲート駆動回路７からの制御信号によりオンオフ制御されるゲート端子を有している。ここで、それぞれのゲート端子には、共通のゲート信号が入力されるようになっている。

また、それぞれのスイッチング素子１０（１）〜１０（ｎ）は、例えば、ＳｉＣからなるＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で構成される。

さらに、それぞれのスイッチング素子１０（１）〜１０（ｎ）は、電流検出回路２（１）〜２（ｎ）のそれぞれに接続された、センス端子１１（１）〜１１（ｎ）を有している。それぞれのセンス端子１１（１）〜１１（ｎ）は、主電流の約１／１００００程度のセンス電流を出力する。

電流検出回路２（１）〜２（ｎ）は、ｎ個のスイッチング素子１０（１）〜１０（ｎ）に対応して個別に設けられており、それぞれ、抵抗２０（１）〜２０（ｎ）を備えて構成されている。そして、主電流に対応したセンス電流が、センス端子１１（１）〜１１（ｎ）のそれぞれから、抵抗２０（１）〜２０（ｎ）のそれぞれに供給される。

最大電圧出力回路４は、それぞれの抵抗２０（１）〜２０（ｎ）の両端電圧を、センス電圧Ｖｓ（１）〜Ｖｓ（ｎ）として検出し、その中の最大電圧値Ｖｍａｘを過電流検出出力回路５ａに対して出力する。

図２は、本発明の実施の形態１における最大電圧出力回路４の具体的な回路構成を示した図である。センス電圧Ｖｓ（１）〜Ｖｓ（ｎ）が、あらかじめ規定された所定の電圧を超えると、ダイオード４０（１）〜４０（ｎ）が導通する。そして、抵抗４１の両端には、センス電圧Ｖｓ（１）〜Ｖｓ（ｎ）よりダイオード４０（１）〜４０（ｎ）の順電圧Ｖｆがそれぞれ減算された電圧のうち、最大電圧値Ｖｍａｘが発生する。

この場合、最大電圧出力回路４の出力が、センス電圧Ｖｓ（１）〜Ｖｓ（ｎ）からダイオード４０（１）〜４０（ｎ）の順電圧Ｖｆが減算された値であることを考慮し、後段の過電流検出出力回路５ａで用いる過電流検出閾値Ｖｄ１の設定が行われる。

ここで、センス電圧Ｖｓ（１）〜Ｖｓ（ｎ）は、主電流の大きさにほぼ比例する値である。従って、過電流検出出力回路５ａは、センス電圧Ｖｓ（１）〜Ｖｓ（ｎ）の大きさを把握することによって、各スイッチング素子１０（１）〜１０（ｎ）の主電流が過大になった過電流状態であるか否かを、それぞれのスイッチング素子１０（１）〜１０（ｎ）ごとに個別に把握することが可能となる。

また、過電流検出出力回路５ａは、センス電圧Ｖｓ（１）〜Ｖｓ（ｎ）のうちの最大値により、少なくとも１つのスイッチング素子が過電流状態であるか否かを把握することも可能となる。

そこで、本実施の形態１における過電流検出出力回路５ａは、最大電圧出力回路４から出力される最大電圧値Ｖｍａｘと、設定された過電流検出閾値Ｖｄ１とを比較する。そして、過電流検出出力回路５ａは、最大電圧値Ｖｍａｘが過電流検出閾値Ｖｄ１よりも大きい場合には、過電流状態と判断し、過電流検出信号Ｓｏ１をゲート駆動回路７に対して出力する。

図３は、本発明の実施の形態１における過電流検出出力回路５ａの具体的な回路構成を示した図である。図３に示した過電流検出出力回路５ａは、電圧比較器５１、および検出閾値電圧源５２を備えて構成されている。電圧比較器５１の−端子には、最大電圧出力回路４の出力が接続される。また、電圧比較器５１の＋端子には、過電流検出閾値Ｖｄ１を出力する検出閾値電圧源５２が接続される。

そして、過電流検出出力回路５ａは、最大電圧値Ｖｍａｘが過電流検出閾値Ｖｄ１よりも大きい場合には、過電流状態と判断し、過電流検出信号Ｓｏ１をゲート駆動回路７に対して出力する。ここで、過電流検出閾値Ｖｄ１は、個々のスイッチング素子１０（１）〜１０（ｎ）に共通して流すことの許容される電流最大値を基に設定される。

一方、電流検出回路３は、すべての電流検出回路２が接続されており、抵抗２０（１）〜２０（ｎ）を流れるそれぞれのセンス電流の合計センス電流が入力される。そして、過電流検出出力回路５ｂは、抵抗３０の両端電圧を、合計センス電圧Ｖｓｔとして検出する。

ここで、合計センス電圧Ｖｓｔは、各スイッチング素子１０（１）〜１０（ｎ）の主電流の合計値の大きさにほぼ比例するものである。このため、過電流検出出力回路５ｂは、この合計センス電圧Ｖｓｔの大きさを把握することによって、各スイッチング素子１０（１）〜１０（ｎ）の主電流の合計値が過大になった過電流状態であるか否かを把握することが可能となる。

過電流検出出力回路５ｂは、合計センス電圧Ｖｓｔと過電流検出閾値Ｖｄ２を比較し、合計センス電圧Ｖｓｔが大きい場合には、すなわち、過電流状態と判断される場合には、過電流検出信号Ｓｏ２を出力する。ここで、過電流検出閾値Ｖｄ２は、システムとして流すことの許容される電流最大値、あるいは、過電流検出時のスイッチオフで発生するサージ電圧がスイッチング素子１０（１）〜１０（ｎ）に印加することの許容される電圧最大値を基に設定する。

なお、過電流検出出力回路５ｂの具体的な回路としては、先の図３で示した過電流検出出力回路５ａと同様の回路を採用することができる。

ゲート駆動回路７は、通常、スイッチング素子１０（１）〜１０（ｎ）のオンオフ制御を行うために、これらに向けて共通のゲート信号を出力している。一方、ゲート駆動回路７は、過電流検出信号Ｓｏ１または過電流検出信号Ｓｏ２が入力された場合には、強制的に各スイッチング素子１０（１）〜１０（ｎ）を全てオフ状態にする。

以上のように、実施の形態１の半導体装置によれば、それぞれのスイッチング素子に流れる個々の電流値に対する過電流保護を判定するための第１の過電流検出閾値と、全てのスイッチング素子に関する合計電流値に対する過電流保護を判定するための第２の過電流検出閾値とを個別に設定し、過電流保護機能を実現する構成を備えている。

具体的には、並列接続されたスイッチング素子のうち、主電流偏りによりあるスイッチング素子だけに過電流が流れた場合には、第１の過電流検出閾値を用いることで、スイッチング素子が電流耐量を超え破壊に至る前に過電流検出を行うことができる。その一方で、並列接続されたスイッチング素子に均等に主電流が流れ、過電流に至った場合にも、第２の過電流判定閾値を用いることで、スイッチングオフにより発生するサージ電圧が電圧耐量を超え破壊に至る前に過電流検出を行うことができる。

さらに、本発明の半導体装置は、このような過電流検出回路を、スイッチング素子ごとに電圧比較器や検出閾値電圧源を用いることなく、素子数の少ない構成で実現しており、小型・低コスト化を図ることができる。本願発明は、特に、スイッチング素子として電力用スイッチング半導体素子を用いる場合に適している。

実施の形態２．
先の実施の形態１では、過電流検出出力回路５ａから過電流検出信号Ｓｏ１を受信するか、または過電流検出出力回路５ｂから過電流検出信号Ｓｏ２を受信することで、ゲート駆動回路７は、強制的に各スイッチング素子１０（１）〜１０（ｎ）を全て同時にオフ状態とし、過電流を防止する場合について説明した。これに対して、本実施の形態２では、強制的に各スイッチング素子１０（１）〜１０（ｎ）をオフ状態とする際に、全てを同時にオフとするのではなく、順番にオフに切り替えていく場合について説明する。

図４は、本発明の実施の形態２に係る半導体装置の構成を示す図である。先の実施の形態１における図１の構成と比較すると、本実施の形態２における図４の構成は、ゲートオフ回路８をさらに備えている点が異なっている。そこで、この相違点を中心に、以下に説明する。

ゲートオフ回路８は、入力として、過電流検出出力回路５ａから出力される過電流検出信号Ｓｏ１と、過電流検出出力回路５ｂから出力される過電流検出信号Ｓｏ２が接続されている。さらに、ゲートオフ回路８は、各スイッチング素子１０（１）〜１０（ｎ）のゲート端子と接続されており、過電流検出信号Ｓｏ１または過電流検出信号Ｓｏ２の少なくとも一方が入力されると、時間差を設けて順番に、各スイッチング素子１０（１）〜１０（ｎ）のスイッチをオフ状態に切り替えていく。

先の実施の形態１のように、過電流検出信号Ｓｏ１、Ｓｏ２が出力された場合において、同時にスイッチング素子１０（１）〜１０（ｎ）をオフに切り替えると、主電流を一気に遮断することになる。この結果、遮断する主電流の大きさに比例した過大なサージ電圧が発生し、スイッチング素子１０（１）〜１０（ｎ）に印加することが許容される電圧最大値を超えてしまうおそれがある。

これに対して、本実施の形態２のように、過電流検出信号Ｓｏ１、Ｓｏ２が出力された場合において、順番に各スイッチング素子１０（１）〜１０（ｎ）をオフに切り替えると、遮断される電流値の変化が緩やかになる。この結果、サージ電圧の大きさが抑制され、スイッチング素子１０（１）〜１０（ｎ）が電圧耐量を超えて破壊に至ってしまうことを防止しつつ、過電流検出に伴う電流遮断を行うことが可能となる。

なお、各スイッチング素子１０（１）〜１０（ｎ）をオフに切り替える順番は、例えば、以下のようにしてあらかじめ決めておくことができる。
（第１の順番）ゲート駆動回路７（またはゲートオフ回路８）と、複数のスイッチング素子１０（１）〜１０（ｎ）のそれぞれとの距離により、距離が長い順に定める。
（第２の順番）複数のスイッチング素子１０（１）〜１０（ｎ）のそれぞれのオン抵抗の大きさにより、抵抗の小さい順に定める。
（第３の順番）ゲート駆動回路７（またはゲートオフ回路８）と、複数のスイッチング素子１０（１）〜１０（ｎ）のそれぞれとのゲート抵抗成分の大きさにより、ゲート抵抗成分の小さい順に定める。

以上のように、実施の形態２によれば、先の実施の形態１の構成に加え、過電流検出時にスイッチング素子を時間差で順番にオフとする構成をさらに備えている。この結果、先の実施の形態１の効果に加え、オフ動作に伴うサージ電圧の大きさを抑制することができ、スイッチング素子が電圧耐量を超えて破壊に至ることをより確実に防止することができる。

換言すると、過電流検出閾値を先の実施の形態１よりも高く設定することができ、過剰に過電流検出してしまうことを防止することができる。

なお、各部の具体的な構成は、上述した実施の形態１、２のみに限定されるものではない。例えば、過電流の誤検出を防止するために、各種フィルタ回路を適宜追加してもよい。また、実施の形態２で追加したゲートオフ回路８は、ゲート駆動回路７の中に組み込むことも可能である。

さらに、実施の形態１、２では、スイッチング素子としてＳｉＣ−ＭＯＳＦＥＴを用いる場合について説明した。しかしながら、本発明が適用可能なスイッチング素子は、これに限定されるものではない。例えば、シリコン（Ｓｉ）半導体からなるスイッチング素子や、ＳｉＣと同様に非Ｓｉ半導体材料であるワイドバンドギャップ半導体を用いることも可能である。ワイドギャップ半導体としては、例えば、窒化ガリウム系材料、またはダイヤモンドからなるスイッチング素子を挙げることができる。

ただし、上述したように、低コスト化のために小さい面積のチップを用いたスイッチング素子を並列にして使用する傾向のあるＳｉＣ半導体では、より大きな効果を得ることができる。

また、ワイドバンドギャップ半導体を使用する場合には、損失低減を目的にした高速度スイッチングが可能となることから、主電流の時間当たりの変化量が大きくなる傾向にあり、より大きな効果を得ることができる。

１ 半導体素子、１０（１）〜１０（ｎ） スイッチング素子（電力用スイッチング半導体素子）、１１（１）〜１１（ｎ） センス端子、２、３ 電流検出回路、２０（１）〜２０（ｎ）、３０ 抵抗、４ 最大電圧出力回路、４０（１）〜４０（ｎ） ダイオード、４１ 抵抗、５ａ、５ｂ 過電流検出出力回路、５１ 電圧比較器、５２ 検出閾値電圧源、６ａ、６ｂ 過電流検出回路、７ ゲート駆動回路、８ ゲートオフ回路。

Claims (12)

1. 主電流に応じたセンス電流を出力可能な電流センス端子を有し、互いに並列接続された複数のスイッチング素子を備えた半導体装置であって、
   前記複数のスイッチング素子のそれぞれの前記電流センス端子より得られた前記センス電流をセンス電圧に変換し、変換後の個々のセンス電圧の中から最大電圧を選択し、前記最大電圧があらかじめ定められた第１の閾値よりも大きい場合に、第１の過電流検出信号を出力する第１の過電流検出回路と、
   前記複数のスイッチング素子のそれぞれの前記電流センス端子より得られた前記センス電流の合計値に相当する合計センス電流を合計センス電圧に変換し、前記合計センス電圧があらかじめ定められた第２の閾値よりも大きい場合に、第２の過電流検出信号を出力する第２の過電流検出回路と
   をさらに備える半導体装置。
2. 前記複数のスイッチング素子のそれぞれのオン状態／オフ状態を駆動制御するゲート駆動回路
   をさらに備え、
   前記ゲート駆動回路は、前記第１の過電流検出信号および前記第２の過電流検出信号の少なくともいずれか一方が出力された場合には、前記複数のスイッチング素子をオフ状態とする
   請求項１に記載の半導体装置。
3. 前記ゲート駆動回路は、前記第１の過電流検出信号および前記第２の過電流検出信号の少なくともいずれか一方が出力された場合には、前記複数のスイッチング素子をあらかじめ決められた順番に従ってオフ状態とする
   請求項２に記載の半導体装置。
4. 前記あらかじめ決められた順番は、前記ゲート駆動回路と前記複数のスイッチング素子のそれぞれとの距離により定める
   請求項３に記載の半導体装置。
5. 前記あらかじめ決められた順番は、前記複数のスイッチング素子のそれぞれのオン抵抗の大きさにより定める
   請求項３に記載の半導体装置。
6. 前記あらかじめ決められた順番は、前記ゲート駆動回路と前記複数のスイッチング素子のそれぞれとのゲート抵抗成分の大きさにより定める
   請求項３に記載の半導体装置。
7. 第１の過電流検出回路で使用される前記第１の閾値は、前記複数のスイッチング素子のそれぞれの電流耐量を超えないようにあらかじめ定められている
   請求項１から６のいずれか１項に記載の半導体装置。
8. 第２の過電流検出回路で使用される前記第２の閾値は、前記複数のスイッチング素子のそれぞれがオフ状態にスイッチングするときの電圧耐量を超えないように定められる
   請求項１から７のいずれか１項に記載の半導体装置。
9. 前記第１の過電流検出回路は、入力端が、前記複数のスイッチング素子のそれぞれの前記電流センス端子に接続され、個々のセンス電流を並列に入力し、前記個々のセンス電流が統合されて出力端から出力され、前記出力端が前記第２の過電流検出回路に接続されている
   請求項１から８のいずれかに記載の半導体装置。
10. 前記第１の過電流検出回路は、ダイオードを介してワイアードオア接続される回路構成により、前記変換後の個々のセンス電圧の中から前記最大電圧を選択する
    請求項１から９のいずれか１項に記載の半導体装置。
11. 前記複数のスイッチング素子は、ワイドバンドギャップ半導体にて形成される素子である
    請求項１から１０のいずれか１項に記載の半導体装置。
12. 前記ワイドバンドギャップ半導体は、炭化ケイ素、窒化ガリウム系材料または、ダイヤモンドを用いた半導体である
    請求項１１に記載の半導体装置。

Images