JP2011205394A - 半導体素子の駆動回路、および駆動回路を有する半導体装置 - Google Patents

Abstract

【課題】本発明は、ゲート−ソース間において所定電圧を超えると急峻な電流が流れるダイオード特性を示す半導体素子の高負荷時の消費電力低減および駆動回路の低負荷時の損失低減を図るだけでなく、過電圧、過電流、過消費電力を防止する保護機能と、当該半導体素子の損失を低減する機能を有する駆動回路の提供を目的とする。
【解決手段】駆動回路におけるゲート制御手段（２，１２，２２，３２）は、ゲート−ソース間において所定電圧を超えると急峻な電流が流れるダイオード特性を示す半導体素子（１）の動作状態を検出する動作状態検出手段（４，５，６）から入力された半導体素子の動作状態を示す信号に応じて、半導体素子のゲートに供給する電圧または電流を制御するよう構成されている。
【選択図】図１

Description

本発明は、ゲートにｐ型領域またはショットキー接合を有する電極を用いた電界効果トランジスタ（ＦＥＴ）などの半導体素子に対する、導通状態での過電圧、過電流、過電力に対する保護機能を備えた駆動回路、およびその駆動回路を有する半導体装置に関するものである。

近年、パワー半導体素子としてＧａＮ系化合物半導体素子を用いたＦＥＴが注目を浴びている。このようなＧａＮ系ＦＥＴは、従来のＳｉ系半導体素子などに比べて材料特性が優れており、例えばＳｉ系ＭＯＳＦＥＴに比べて消費電力が数分の一程度まで低減できる可能性を持っている。しかし、ゲートにｐ型領域を用いたＧａＮ系ＦＥＴにおいては、ドレイン−ソース間電圧（Ｖｄｓ）の増加に伴い素子損失が増大するという課題が存在している。また、ショットキー接合を有する電極を用いたＦＥＴにおいても、ドレイン−ソース間電圧（Ｖｄｓ）の増加に伴い素子に過電流が流れて素子損失が増加するという同様の課題を有している。

上記のようなＧａＮ系ＦＥＴの技術の一例としては特許文献１などに開示されており、素子損失の増加を検知する技術に関しては特許文献２などに開示されている。また、ショットキー接合を有する電極を用いたＦＥＴの一例としては特許文献３に開示されている。以下に特許文献１に開示されたＧａＮ系ＦＥＴ、および特許文献２に開示されたＳｉ系半導体素子に対する過電流抑制回路ついて説明する。

図１５はゲートにｐ型領域を用いたＧａＮ系ＦＥＴの構造の一例を示す断面図である。図１５において、Ｓｉ単結晶の半絶縁性基板１０１上には、下から順にＧａＮバッファ層１０２、ｉ型ＧａＮ層１０３、ｎ型ＡｌＧａＮ層１０４、ｐ型ＧａＮ層１０５がエピタキシャル成長などにより形成されている。また、ｎ型ＡｌＧａＮ層１０４上には、ソース１０６およびドレイン１０８の各電極が形成されており、ｐ型ＧａＮ層１０５上には、ゲート１０７の電極が形成されている。このように形成されたＧａＮ系ＦＥＴにおいて、ゲート１０７の下がｐｎ接合構造となっており、ゲート１０７に電圧を印加するとｎ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３との間のへテロ接合界面に２次元電子ガス層１０３ａが形成されて、電子の高速移動動作およびドレイン−ソース間電流の制御が実現される。

図１６は、Ｓｉ系半導体素子に対する過電流抑制回路を備えた従来の電力用半導体装置の一例を示す回路図である。図１６の電力用半導体装置において、駆動電圧Ｖｉｎが印加される駆動電圧端子ＩＮと、出力電圧Ｖｏが取り出される出力端子ＯＵＴの間には、Ｓｉ系半導体素子である出力トランジスタ２０２のエミッタ−コレクタ間が接続されている。また、図１６に示す従来の電力用半導体装置には、出力用トランジスタ２０２の他に、出力用トランジスタ２０２のベースを駆動制御する駆動回路２０１と、出力用トランジスタ２０２の出力電流Ｉｏｃを検出する検出用抵抗素子２１７と、出力用トランジスタ２０２のコレクタ−エミッタ間電圧検出回路２４０と、コレクタ−エミッタ間電圧検出回路２４０の検出値に応じて出力電流Ｉｏｃの過電流制限値を制御する過電流抑制回路２３０が具備されている。

図１７は図１６に示した従来の電力用半導体装置における出力用トランジスタ２０２の安全動作領域を表す特性図である。コレクタ−エミッタ間電圧検出回路２４０と過電流抑制回路２３０の連動作用により、出力用トランジスタ２０２のコレクタ−エミッタ間電圧（Ｖｃｅ）と出力電流Ｉｏｃは、図１７における安全動作領域ＳＯＡ（Safe Operation Area）の範囲内で動作する。したがって、出力用トランジスタ２０２のコレクタ−エミッタ間電圧Ｖｃｅおよび出力電流Ｉｏｃのぞれぞれは、所定の値以下に制限されて、出力トランジスタ２０２の過電圧、および過電流が保護されている。なお、安全動作領域ＳＯＡにおける傾斜部Ｓの勾配は、回路定数の設定により決定され、出力用トランジスタ２０２の消費電力の制限曲線を近似したものとなっている。したがって、図１６に示した従来の電力用半導体装置は、過消費電力保護としても動作している。もし、外部負荷などの短絡などにより出力電流Ｉｏｃが図１７の領域ＳＯＡから逸脱した場合には、駆動回路２０１が出力トランジスタ２０２をオフ状態に制御して、出力トランジスタ２０２の動作を停止するよう構成されている。

特開平１１−２６１０５３号 特開２００３−７８３６２号 特開２００６−１３５２４１号

図１５において、ｎ型ＡｌＧａＮ層１０４およびｐ型ＧａＮ層１０５でｐｎ接合が形成されており、ｎ型ＡｌＧａＮ層１０４の一端がソース１０６の電極と接している。通常、ソース１０６を接地し、ゲート１０７への印加電圧をドレイン１０８への印加電圧よりも低い状態で使用するため、ゲート１０７とソース１０６間はダイオードが形成された状態になっている。

なお、ｎ型ＡｌＧａＮ層１０４がアンドープのＡｌＧａＮ層であっても、２次元電子ガス層１０３ａとｐ型ＧａＮ層１０５にはダイオードが形成された状態となるため、ゲート１０７とソース１０６間はダイオードが形成された状態となる。

図１８の（ａ）は、図１５に示したゲートにｐ型領域を用いたＧａＮ系ＦＥＴにおけるゲート−ソース間電圧（Ｖｇｓ）と、ゲート−ソース間電流（Ｉｇｓ）と間の特性曲線の一例を示すグラフである。図１８の（ａ）に示すように、加える電圧と流れる電流の大きさにより等価抵抗が異なる一般的なダイオードの電圧−電流特性と似た特性となっており、ゲート−ソース間電圧（Ｖｇｓ）がある電圧を超えるとゲート−ソース間電流（Ｉｇｓ）は急激に増大している。但し、ゲート−ソース間電圧（Ｖｇｓ）とゲート−ソース間電流（Ｉｇｓ）の間はそれぞれ１対１で一意に対応している。

図１８の（ｂ）は、半導体素子において、ゲートにｐ型領域を用いたＧａＮ系ＦＥＴのドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）との間の特性曲線の一例を示すグラフである。
図１８の（ｂ）において、ゲート−ソース間電圧（Ｖｇｓ）が３Ｖで固定（すなわち、ゲート−ソース間電流（Ｉｇｓ）も一定）である場合、例えば電流値Ｉａで示す負荷電流がドレイン−ソース間電流（Ｉｄｓ）として流れ、そのときのドレイン−ソース間電圧（Ｖｄｓ）は電圧値Ｖａで示す出力電圧となる。ここで、外部負荷の変化などにより、ドレイン−ソース間電流（Ｉｄｓ）である負荷電流が電流値Ｉａから電流値Ｉｂに変化した場合、ドレイン−ソース間電圧（Ｖｄｓ）は電圧値Ｖａから電圧値Ｖｂに変化して大幅に増加する。これにより、当該半導体素子の消費電力は、（Ｖａ・Ｉａ）から（Ｖｂ・Ｉｂ）となる。その消費電力の大きさは、図１８の（ｂ）において各斜線で示す面積として表され、負荷変動により消費電力が顕著に増加していることが理解できる。

一方、ゲート−ソース間電圧（Ｖｇｓ）が４Ｖで固定である場合において、例えば負荷電流としてドレイン−ソース間電流（Ｉｄｓ）が同様に電流値Ｉｂだけ流れていたとき、ドレイン−ソース間電圧（Ｖｄｓ）は電圧値Ｖｃとなっている。

図１８の（ｂ）に示す特性曲線において、ゲート−ソース間電圧（Ｖｇｓ）が３Ｖの場合と４Ｖの場合でその消費電力を比較した場合、（Ｖｂ・Ｉｂ）＞（Ｖｃ・Ｉｂ）であり、同一のドレイン−ソース間電流（Ｉｄｓ）であれば明らかにゲート−ソース間電圧（Ｖｇｓ）の大きいほうが、消費電力が小さいことが理解できる。しかし、このＧａＮ系ＦＥＴにおいては、図１８の（ａ）に示したように、ゲート−ソース間電圧（Ｖｇｓ）を３Ｖから４Ｖに増やした場合、ゲート−ソース間電流（Ｉｇｓ）が急激に増加することが示されている。このようなゲート−ソース間電流（Ｉｇｓ）の急激な増加はゲートに電流を供給する駆動回路に大きな負担となり、半導体素子自体や駆動回路の損失が増加し、高速スイッチング時の立ち上り特性が悪化するといった大きな問題を有していた。

また、特許文献３に開示されたショットキー接合を有する電極を用いたＦＥＴにおいても、上記のゲートにｐ型領域を用いたＧａＮ系ＦＥＴと同様に、ゲート−ソース間において所定電圧を超えると急峻な電流が流れるダイオード特性を示し、ゲートに電流を供給する駆動回路において大きな負担となり、半導体素子自体や駆動回路の損失が増加し、高速スイッチング時の立ち上り特性が悪化するといった同様の問題を有していた。

図１６に示した過電流抑制回路を備えた従来の電力用半導体装置では、前述のように、出力トランジスタの過電圧、過電流、過消費電力を検知して、過電圧、過電流、過消費電力の状態を検知した時には出力トランジスタを直ちに遮断動作（オフ動作）するよう構成されている。したがって、図１６に示した従来の電力用半導体装置の構成では、異常状態によっては出力トランジスタの遮断動作後、電圧、電流が直ちにゼロになるため、出力トランジスタの駆動動作が再開されると、再び過電圧、過電流、過消費電力が検知されて、遮断動作が行われるというような、遮断動作と駆動動作が繰り返される可能性があった。

本発明は上記のような従来の装置における事情に鑑みてなされたものであって、その目的は、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴなどの半導体素子に対する駆動回路において、前記半導体素子の消費電力増加を当該半導体素子の入力−出力端子間電圧、出力電流から検知し、あるいは入力−出力端子間電圧と出力電流から消費電力を検知して、消費電力の増加・減少に応じてゲート電流を累積的に加減させることにより、当該半導体素子の高負荷時の消費電力低減および駆動回路の低負荷時の損失低減を図るだけでなく、導通時の過電圧、過電流、過消費電力を防止する保護機能と、当該半導体素子の損失を低減する機能とを有した駆動回路、およびそのような駆動回路を有する半導体装置を提供することにある。

前述の目的を達成するために、本発明に係る第１の観点の半導体素子の駆動回路は、
ゲート−ソース間において所定電圧を超えると急峻な電流が流れるダイオード特性を示す半導体素子の動作状態を検出する動作状態検出手段と、
前記動作状態検出手段から前記半導体素子の動作状態を示す信号が入力され、前記半導体素子の動作状態を示す信号に応じて、前記半導体素子のゲートに供給する電圧または電流を制御するゲート制御手段と、を具備するものである。このように構成された本発明に係る第１の観点の半導体素子の駆動回路は、当該半導体素子の高負荷時の消費電力低減および駆動回路の低負荷時の損失低減を図ることができる。

本発明に係る第２の観点の半導体素子の駆動回路においては、前記の第１の観点における前記半導体素子は、ゲートにｐ型領域またはショットキー電極を有しており、
前記動作状態検出手段は、前記半導体素子の入力−出力端子間電圧を測定する電圧検出手段で構成され、
前記半導体素子の入力−出力端子間電圧の測定値が入力された前記ゲート制御手段は、前記半導体素子の入力−出力端子間電圧の電圧測定値が切り替え基準電圧設定値を少なくとも越えた時、前記半導体素子のゲートに供給する電流を制御するよう構成しても良い。このように構成された本発明に係る第２の観点の半導体素子の駆動回路は、半導体素子の動作状態、例えば消費電力状態を当該半導体素子の入力−出力端子間の電圧から消費電力の増減を判断し、消費電力の増加・減少に応じてゲート電流を累積的に加減させることにより、当該半導体素子の高負荷時の消費電力低減および駆動回路の低負荷時の損失低減を図るだけでなく、当該半導体素子の導通時の過電圧、過消費電力保護機能と、当該半導体素子の損失低減機能とを統合して、安全性および信頼性が高く、省エネルギー化を達成することができる。

本発明に係る第３の観点の半導体素子の駆動回路は、前記の第２の観点における前記ゲート制御手段が、
前記電圧検出手段による前記半導体素子の入力−出力端子間電圧の電圧測定値が所定周期毎に入力され、
前記電圧測定値が第１の切り替え基準電圧設定値以上の時、前記半導体素子のゲートに供給するゲート電流を、第１のゲート電流設定値を上限として、測定前のゲート電流に所定量を増加した電流とし、
前記電圧測定値が第２の切り替え基準電圧設定値以下の時、前記半導体素子のゲートに供給するゲート電流を、第２のゲート電流設定値を下限として、測定前のゲート電流に所定量を減少した電流とする、よう構成しても良い。

本発明に係る第４の観点の半導体素子の駆動回路は、前記の第２または第３の観点における前記ゲート制御手段が、
前記電圧検出手段による前記半導体素子の入力−出力端子間電圧の電圧測定値が入力され、
前記電圧測定値が上限基準電圧設定値以上の時以後において前記半導体素子の駆動を停止する、よう構成しても良い。

本発明に係る第５の観点の半導体素子の駆動回路においては、前記の第１の観点における前記半導体素子は、ゲートにｐ型領域またはショットキー電極を有しており、
前記動作状態検出手段は、前記半導体素子の出力電流を測定する電流検出手段で構成され、
前記半導体素子の出力電流の電流測定値が入力された前記ゲート制御手段は、前記半導体素子の出力電流の電流測定値が切り替え基準電流設定値を少なくとも越えた時、前記半導体素子のゲートに供給する電流を制御するよう構成しても良い。このように構成された本発明に係る第５の観点の半導体素子の駆動回路は、半導体素子の動作状態、例えば消費電力状態を当該半導体素子の出力電流から消費電力の増減を判断し、消費電力の増加・減少に応じてゲート電流を累積的に加減させることにより、当該半導体素子の高負荷時の消費電力低減および駆動回路の低負荷時の損失低減を図るだけでなく、当該半導体素子の導通時の過電流、過消費電力保護機能と、当該半導体素子の損失低減機能とを統合して、安全性および信頼性が高く、省エネルギー化を達成することができる。

本発明に係る第６の観点の半導体素子の駆動回路は、前記の第５の観点における前記ゲート制御手段が、
前記電流検出手段による前記半導体素子の出力電流の電流測定値が所定周期毎に入力され、
前記電流測定値が第１の切り替え基準電流設定値以上の時、前記半導体素子のゲートに供給するゲート電流を、第１のゲート電流設定値を上限として、測定前のゲート電流に所定量を増加した電流とし、
前記電流測定値が第２の切り替え基準電流設定値以下の時、前記半導体素子のゲートに供給するゲート電流を、第２のゲート電流設定値を下限として、測定前のゲート電流に所定量を減少した電流とする、よう構成しても良い。

本発明に係る第７の観点の半導体素子の駆動回路は、前記の第５または第６の観点における前記ゲート制御手段が、
前記電流検知手段による前記半導体素子の出力電流の電流測定値が入力され、
前記電流測定値が上限基準電流設定値以上の時以後において前記半導体素子の駆動を停止する、よう構成しても良い。

本発明に係る第８の観点の半導体素子の駆動回路においては、前記の第１の観点における前記半導体素子は、ゲートにｐ型領域またはショットキー電極を有しており、
前記動作状態検出手段は、前記半導体素子の入力−出力端子間電圧を測定する電圧検出手段と、
前記半導体素子の出力電流を測定する電流検出手段と、
前記電圧検出手段からの入力−出力間電圧の電圧測定値と、前記電流検出手段からの出力電流の電流測定値とにより、前記半導体素子の消費電力を測定する電力検出手段と、で構成され、
前記半導体素子の消費電力測定値が入力された前記ゲート制御手段は、前記半導体素子の消費電力測定値が切り替え基準電力設定値を少なくとも越えた時、前記半導体素子のゲートに供給する電流を制御するよう構成しても良い。このように構成された本発明に係る第８の観点の半導体素子の駆動回路は、半導体素子の動作状態、例えば消費電力状態を当該半導体素子の入力−出力端子間の電圧と出力電流から消費電力を測定し、消費電力の増加・減少に応じてゲート電流を累積的に加減させることにより、当該半導体素子の高負荷時の消費電力低減および駆動回路の低負荷時の損失低減を図るだけでなく、当該半導体素子の導通時過消費電力保護機能と、当該半導体素子の損失低減機能とを統合して、安全性および信頼性が高く、省エネルギー化を達成することができる。

本発明に係る第９の観点の半導体素子の駆動回路は、前記の第８の観点における前記ゲート制御手段は、
前記電力検出手段による前記半導体素子の消費電力測定値が所定周期毎に入力され、
前記消費電力測定値が第１の切り替え基準電力設定値以上の時、前記半導体素子のゲートに供給するゲート電流を、第１のゲート電流設定値を上限として、測定前のゲート電流に所定量を増加した電流とし、
前記消費電力測定値が第２の切り替え基準電力設定値以下の時、前記半導体素子のゲートに供給するゲート電流を、第２のゲート電流設定値を下限として、測定前のゲート電流に所定量を減少した電流とする、よう構成してもよい。

本発明に係る第１０の観点の半導体素子の駆動回路は、前記の第８または第９の観点における前記ゲート制御手段が、
前記電力検出手段による前記半導体素子の消費電力測定値が入力され、
前記消費電力測定値が上限基準電力設定値以上の時以後において前記半導体素子の駆動を停止する、よう構成しても良い。

本発明に係る第１１の観点の半導体素子の駆動回路においては、前記の第１の観点における前記半導体素子は、ゲートにｐ型領域またはショットキー電極を有しており、
前記動作状態検出手段は、前記半導体素子の入力−出力端子間電圧を測定する電圧検出手段と、
前記半導体素子の出力電流を測定する電流検出手段と、
前記電圧検出手段からの入力−出力間電圧の電圧測定値と、前記電流検出手段からの出力電流の電流測定値とにより、前記半導体素子の消費電力を測定する電力検出手段と、で構成され、
前記ゲート制御手段は、
前記電圧検出手段による電圧測定値が切り替え基準電圧設定値を少なくとも超えた時、前記電流検出手段による電流測定値が切り替え基準電流設定値を少なくとも超えた時、または前記電力検出手段による消費電力測定値が切り替え基準電力設定値を少なくとも超えた時、のいずれかの時において前記半導体素子のゲートに供給する電流を制御するよう構成しても良い。このように構成された本発明に係る第１１の観点の半導体素子の駆動回路は、半導体素子の動作状態、例えば消費電力状態を当該半導体素子の入力−出力端子間の電圧、当該半導体素子の出力電流、あるいは当該半導体素子の入力−出力端子間の電圧と出力電流から消費電力を測定し、消費電力の増加・減少に応じてゲート電流を累積的に加減させることにより、当該半導体素子の高負荷時の消費電力低減および駆動回路の低負荷時の損失低減を図るだけでなく、当該半導体素子の導通時の過電圧、過電流、過消費電力保護機能と、当該半導体素子の損失低減機能とを統合して、安全性および信頼性が高く、省エネルギー化を達成することができる。

本発明に係る第１２の観点の半導体素子の駆動回路は、前記の第１１の観点における前記ゲート制御手段が、
前記電圧検出手段による前記半導体素子の入力−出力端子間電圧の電圧測定値、前記電流検出手段による前記半導体素子の出力電流の電流測定値、および前記電力検出手段による前記半導体素子の消費電力測定値が入力され、
前記電圧測定値が切り替え基準電圧設定値以上の時、前記半導体素子のゲートに供給するゲート電流を、第１のゲート電流設定値を上限として、測定前のゲート電流に所定量を増加した電流とする第１の動作、前記電流測定値が切り替え基準電流設定値以上の時、前記半導体素子のゲートに供給するゲート電流を、第２のゲート電流設定値を上限として、測定前のゲート電流に所定量を増加した電流とする第２の動作、または前記消費電力測定値が第１の切り替え基準電力設定値以上の時、前記半導体素子のゲートに供給するゲート電流を、第３のゲート電流設定値を上限として、測定前のゲート電流に所定量を増加した電流とする第３の動作、のいずれかの動作をゲート電流の大きさにより選択して実施するためのセレクタを有し、
前記セレクタの選択動作に関係なく、前記消費電力測定値が第２の切り替え基準電力設定値以下の時、前記半導体素子のゲートに供給するゲート電流を、第４のゲート電流設定値を下限として、測定前のゲート電流に所定量を減少した電流とする、よう構成しても良い。

本発明に係る第１３の観点の半導体素子の駆動回路は、前記の第１１または第１２の観点における前記ゲート制御手段が、
前記電圧測定値が上限基準電圧設定値以上の時以降、前記電流測定値が上限基準電流設定値以上の時以後、および前記消費電力測定値が上限基準電力設定値以上の時以後においては、前記半導体素子の駆動を停止する、よう構成しても良い。

本発明に係る第１４の観点の半導体素子の駆動回路は、前記の第１乃至第１３の観点における前記半導体素子が、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴであっても良い。

本発明に係る第１５の観点の半導体装置は、前記の第１乃至第１４の観点に記載の半導体素子の駆動回路および前記駆動回路により駆動制御される半導体素子を具備する。このように構成された本発明に係る第１５の観点の半導体装置は、半導体素子の高負荷時の消費電力低減および駆動回路の低負荷時の損失低減を図ることができるとともに、半導体素子における導通時の過電圧、過電流、過消費電力を防止することができるため、安全性および信頼性が高く、省エネルギー化が促進された優れた特性を有する装置となる。また、このように構成された本発明に係る半導体装置は、簡単な回路構成で構築することが可能であるため、優れた特性を有する装置を低いコストで製造することができる。

本発明によれば、半導体素子の動作状態、例えば消費電力状態を当該半導体素子の入力−出力端子間の電圧、当該半導体素子の出力電流、あるいは当該半導体素子の入力−出力端子間の電圧と出力電流から消費電力を測定し、消費電力の増加・減少に応じてゲート電流を累積的に加減させることにより、当該半導体素子の高負荷時の消費電力低減および駆動回路の低負荷時の損失低減を図るだけでなく、当該半導体素子の導通時の過電圧、過電流、過消費電力保護機能と、当該半導体素子の損失低減機能とを統合して、安全性および信頼性が高く、省エネルギー化を達成した駆動回路および半導体装置を提供することができる。

本発明に係る実施の形態１の駆動回路、およびその駆動回路を有する半導体装置の回路構成を示すブロック図 本発明に係る実施の形態１の駆動回路におけるゲート制御部の回路構成を示すブロック図 本発明に係る実施の形態１における各部の主要信号を示す波形図 本発明に係る実施の形態１において、ゲートにｐ型領域を用いたＦＥＴスイッチング素子のドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）との関係を示す特性図 本発明に係る実施の形態２の駆動回路、およびその駆動回路を有する半導体装置の回路構成を示すブロック図 本発明に係る実施の形態２におけるゲート制御部の回路構成を示すブロック図 本発明に係る実施の形態２における各部の主要信号を示す波形図 本発明の実施の形態２において、ゲートにｐ型領域を用いたＦＥＴスイッチング素子のドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）との関係を示す特性図 本発明に係る実施の形態３の駆動回路、およびその駆動回路を有する半導体装置の回路構成を示すブロック図 本発明の実施の形態３において、ゲートにｐ型領域を用いたＦＥＴスイッチング素子のドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）との関係を示す特性図 本発明に係る実施の形態４の駆動回路、およびその駆動回路を有する半導体装置の回路構成を示すブロック図 本発明に係る実施の形態４の駆動回路におけるゲート制御部の回路構成を示すブロック図 実施の形態４の駆動回路におけるゲート電流設定部の回路構成を示すブロック図 本発明の実施の形態４において、ゲートにｐ型領域を用いたＦＥＴスイッチング素子のドレイン−ソース間電圧（Ｖｄｓ）とドレインソース間電流（Ｉｄｓ）との間の関係を示す特性図 ゲートにｐ型領域を用いたＧａＮ系ＦＥＴの構造の一例を示す断面図 過電流抑制回路を備えた従来の電力用半導体装置の一例を示す回路図 図１６の電力用半導体装置における出力用トランジスタの安全動作領域を表す特性図 （ａ）は図１５に示したゲートにｐ型領域を用いたＧａＮ系ＦＥＴにおけるゲート−ソース間電圧（Ｖｇｓ）とゲート−ソース間電流（Ｉｇｓ）との間の特性曲線の一例を示すグラフ、（ｂ）はドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）との間の特性曲線の一例を示すグラフ

以下、本発明に係る駆動回路およびその駆動回路を用いた半導体装置の好適な実施の形態を添付の図面を参照しつつ詳細に説明する。なお、本発明は、以下の実施の形態に記載した具体的な構成に限定されるものではなく、実施の形態において説明する技術的思想と同様の技術的思想及び当技術分野における技術常識に基づいて構成されるものを含むものである。

（実施の形態１）
図１は、本発明に係る実施の形態１の駆動回路、およびその駆動回路を有する半導体装置の回路構成を示すブロック図である。図１において、実施の形態１の駆動回路により駆動制御される半導体素子であるスイッチング素子１は、ゲートにｐ型領域を用いたＦＥＴである。ここで「ゲートにｐ型領域を用いたＦＥＴ」とは、半導体積層構造からなるＦＥＴであって、その半導体積層構造に接してｐ型半導体層があり、そのｐ型半導体層をゲート電極に用いるＦＥＴのことである。また、半導体積層構造において、ｐ型半導体層に接する部分はアンドープとなっているが、ｎ型またはｐ型となっていても良い。実施の形態１における半導体積層構造は、例えば窒化物半導体である。

実施の形態１の駆動回路のスイッチング素子１において、ドレインは電圧ＶＭを出力する電源（図示省略）に接続されており、ゲートはゲート制御手段であるゲート制御部２に接続されており、ソースは負荷８の一端が接続され、負荷８の他端は接地されている。ゲート制御部２からのゲート駆動信号ＧＳは、スイッチング素子１のゲートに入力される。スイッチング素子１のドレインおよびソースはともに保護手段である保護部３内における電圧検出手段である電圧検出部４に分岐接続されている。

本発明に係る実施の形態１において、駆動回路は、ゲート制御手段であるゲート制御部２、および電圧検出手段である電圧検出部４と、保持手段である保持部７とを有する保護手段である保護部３により構成されている。また、本発明に係る実施の形態１における半導体装置は、上記駆動回路および、当該駆動回路により駆動制御される半導体素子であるスイッチング素子１を含んで構成される。なお、本発明に係る実施の形態１において動作状態検出手段とは、半導体素子１の動作状態を検出する電圧検出部４で構成される。

保護部３における電圧検出部４は、ゲート制御部２において形成され出力する測定指示信号ＭＮがハイ（Ｈ）となる区間のみ任意の検出手段によりドレイン−ソース間電圧（Ｖｄｓ）を検出する。電圧検出部４は、検出されたドレイン−ソース間電圧（Ｖｄｓ）に応じた電圧検出信号ＳＶを形成して、その電圧検出信号ＳＶをゲート制御部２に出力する。このように電圧検出信号ＳＶを検出している間にドレイン−ソース間電圧（Ｖｄｓ）が所定の条件を満たした場合（実施の形態１の駆動回路においては、ドレイン−ソース間電圧（Ｖｄｓ）が上限電圧Ｖｘを越えた場合）には、電圧検出部４は電圧制限検知信号ＳＶＷをハイ（Ｈ）として、その電圧制限検知信号ＳＶＷを保持部７に伝達する。保持部７は、フリップフロップなど手段により、電圧制限検知信号ＳＶＷが一度でもハイ（Ｈ）になった場合には、駆動停止信号ＳＢをハイ（Ｈ）として、ゲート制御部２に伝送する。このとき、電圧制限検知信号ＳＶＷがハイ（Ｈ）からロー（Ｌ）に下がったとしても駆動停止信号ＳＢはハイ（Ｈ）の状態が保持される。ゲート制御部２には、保持部７からの駆動停止信号ＳＢが入力されるよう構成されているとともに、装置外部からの外部駆動停止信号ＥＸＳＢが入力されるよう構成されている。したがって、ゲート制御部２は、駆動停止信号ＳＢまたは外部駆動停止信号ＥＸＳＢのうちの少なくともいずれかの信号がハイ（Ｈ）になった時、ゲート駆動信号ＧＳの信号レベルを接地レベルに落としてスイッチング素子１の駆動を停止する。上記の動作において、信号のハイ（Ｈ）およびロー（Ｌ）は例示であり、信号におけるハイ（Ｈ）とロー（Ｌ）が逆であっても同様に動作するよう構成することは可能である。

図２は、本発明に係る実施の形態１の駆動回路におけるゲート制御部２の回路構成を示すブロック図である。図２において、電圧検出信号ＳＶはコンパレータ５３のプラス端子に入力され、マイナス端子には電圧Ｖａを出力する基準電圧源５１が接続されている。また、電圧検出信号ＳＶはコンパレータ５４のマイナス端子に入力され、プラス端子には電圧Ｖｂを出力する基準電圧源５２が接続されている。基準電圧源５１の出力する電圧Ｖａは上側切り替え電圧（第１の切り替え基準電圧設定値）であり、基準電圧源５２の出力する電圧Ｖｂは下側切り替え電圧（第２の切り替え基準電圧設定値）である。

コンパレータ５３，５４の出力信号Ｃａ，Ｃｂは、それぞれがＡＮＤ素子５５，５６に入力される。ＡＮＤ素子５５，５６のそれぞれにおいては、コンパレータ５３，５４の出力信号Ｃａ，Ｃｂと、単パルス発生器６５から出力された信号出力ＴＧがＡＮＤ演算され、その演算結果が信号ＣａＴ，ＣｂＴとして単パルス発生器５７，５８にそれぞれ出力される。単パルス発生器５７，５８，６５のそれぞれは、入力信号がロー（Ｌ）からハイ（Ｈ）に変化した時に所定幅を持つパルスを一つだけ発生するよう構成されている。

単パルス発生器５７，５８は、ＡＮＤ素子５５，５６から信号ＣａＴ，ＣｂＴが入力されて、信号ＣＫａ，ＣＫｂをそれぞれアップダウンカウンタ５９に出力する。単パルス発生器５７から出力された信号ＣＫａは、アップダウンカウンタ５９のカウントアップ入力ＣＫＵに入力される。また、単パルス発生器５８から出力された信号ＣＫｂは、アップダウンカウンタ５９のカウントダウン入力ＣＫＤに入力される。アップダウンカウンタ５９は、カウントアップ入力ＣＫＵ、またはカウントダウン入力ＣＫＤにパルスが入力するたびにロジック信号のパラレル出力Ｑｏｕｔの出力値ＤＡＤn（ｎは添字）が変化する。たとえばカウントアップ入力ＣＫＵにパルス（ＣＫａ）が入力するたびにＤＡＤ2、ＤＡＤ3、ＤＡＤ4、・・・となるように変化し、逆にカウントダウン入力ＣＫＤにパルス（ＣＫｂ）が入力するたびにＤＡＤ4、ＤＡＤ3、ＤＡＤ2・・・となるように変化する。また、ＤＡＤn＝ＤＡＤn-1＋Ａnとなるように設定されている。ＤＡＤnとＤＡＤn-1との差Ａnは実施の形態１ではnによらず一定とするが、nの値により変化させても良い。
このように、アップダウンカウンタ５９は、カウントアップ入力ＣＫＵ、およびカウントダウン入力ＣＫＤにパルスが入力される前のパラレル出力Ｑｏｕｔの値にそれぞれの所定値が増加され、もしくは減少されて、新たなパラレル出力Ｑｏｕｔを形成する機能を持つ。アップダウンカウンタ５９のパラレル出力Ｑｏｕｔは、Ｄ／Ａコンバータ６０に入力され、アップダウンカウンタ５９のパラレル出力Ｑｏｕｔのロジック出力値ＤＡＤnは所定のアナログ信号ＤＡＯに変換されて、Ｄ／Ａコンバータ６０から出力される。Ｄ／Ａコンバータ６０から出力されたアナログ信号ＤＡＯは、アナログ信号制御による吐き出し型の可変電流源６１に入力される。可変電流源６１からの電流信号（Ｉｇｓ）は、スイッチ６２を経由してゲート駆動信号ＧＳとしてスイッチング素子１のゲートに出力される。

図２に示すように、ゲート制御部２には駆動信号発生器６３が設けられている。駆動信号発生器６３はスイッチング素子１の所望の動作パターン、および動作タイミングを反映したドライブ信号ＤＳを生成する。ドライブ信号ＤＳは、入力信号を所定の時間遅延させるディレイ回路６４に入力されて、ディレイ回路６４において遅延ドライブ信号ＤＤＳが生成される。遅延ドライブ信号ＤＤＳは単パルス発生器６５に入力されて、単パルス信号を含む信号ＴＧが生成される。生成された信号ＴＧは、前述のように、ＡＮＤ素子５５，５６に入力される。

また、駆動信号発生器６３から出力されたドライブ信号ＤＳは、ＡＮＤ素子６８に入力され、スイッチ６２を駆動する信号ＧＤＳが生成される。スイッチ６２は、信号ＧＤＳがハイ（Ｈ）の場合は、可変電流源６１の出力がゲート駆動信号ＧＳとしてスイッチング素子１のゲートに入力される。一方、信号ＧＤＳがロー（Ｌ）の場合には、一端が接地された抵抗６９がスイッチング素子１のゲートに電気的に接続される。

また、ゲート制御部２においては、駆動信号発生器６３からのドライブ信号ＤＳと、ディレイ回路６４からの遅延ドライブ信号ＤＤＳがＡＮＤ素子７０に入力されるよう構成されている。ＡＮＤ素子７０において生成された測定指示信号ＭＮは、電圧検出部４に入力される（図１参照）。

さらに、ゲート制御部２においては、前述の保持部７からの駆動停信号ＳＢ、および外部駆動停止信号ＥＸＳＢがＯＲ素子６６に入力され、そのＯＲ素子６６の出力がインバータ（ＩＮＶ）素子６７を経由してＡＮＤ素子６８に入力されている。ＡＮＤ素子６８においては、駆動信号発生器６３からのドライブ信号ＤＳと、ＩＮＶ素子６７との論理積を取ってスイッチ６２を駆動制御する信号ＧＤＳが出力される。

図３は、図１および図２に示した実施の形態１の半導体装置における各部の主要信号を示す波形図である。図３の波形図においては、Ｖｄｓ通常時、Ｖｄｓ低下時、Ｖｄｓ上昇時、Ｖｄｓ限界時の４つの動作状況における各部の主要信号の波形を示している。
図４は、ゲートにｐ型領域を用いたＦＥＴで構成されたスイッチング素子１のドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）との関係を示す特性図であり、実施の形態１におけるスイッチング素子１の動作点の遷移を説明している。

なお、前述の図１８の（ａ）にて説明したように、このようなスイッチング素子１においてはゲート−ソース電圧（Ｖｇｓ）とゲート−ソース間電流（Ｉｇｓ）は、１対１で一意に対応する関係にある。また、このようなスイッチング素子１においては、ダイオード特性の順方向特性が変動しやすく、ゲート−ソース間電流（Ｉｇｓ）毎に制御した方が動作はより安定するため、実施の形態１の駆動回路においては、ゲート−ソース間電流（Ｉｇｓ）毎に制御しており、図４ではゲート−ソース間電流（Ｉｇｓ）毎のドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）との関係を示している。

［駆動回路の動作］
以下、実施の形態１の駆動回路の動作を説明する。なお、ゲート制御部２においてアップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値ＤＡＤnに対しゲート駆動信号ＧＳの電流量である可変電流源６１の出力電流（Ｉｇｓ）の量Ｉn（nは添字）が対応している。なお、動作開始時（初期状態）のアップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値はＤＡＤ4であり、それに応じて可変電流源６１の出力はＩｇｓ＝Ｉ4であり、図４上では点Ｓの位置で表されるドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）の関係を有しているものとする。なお、実施の形態１においては、可変電流源６１の最小出力電流および最大出力電流はそれぞれＩ2およびＩ5とする。

また、動作開始時（初期状態）においては、電圧検出部４から保持部７へ出力される電圧制限検知信号ＳＶＷ、および駆動停止信号ＳＢはともにロー（Ｌ）であり、すなわち保持部７がクリアされた状態である。図２からも明らかなように、外部駆動停止信号ＥＸＳＢは駆動停止信号ＳＢと同一極性で動作するため、説明上、動作開始時（初期状態）においては、駆動停止信号ＳＢと同様にＥＸＳＢ＝Ｌであるものとする。また、実施の形態１においては、測定指示信号ＭＮ＝Ｈにてドレイン−ソース間電圧（Ｖｄｓ）と電圧検出信号ＳＶの電圧は説明上等しいものとする。

［Ｖｄｓ通常時の動作］
図３に示す波形図において、まず、ドライブ信号ＤＳ＝Ｈの区間において、スイッチング素子１のドレイン−ソース間電圧（Ｖｄｓ）がＶｂ＜Ｖｄｓ＜ＶａであるＶｄｓ通常時における駆動回路の動作について説明する。
駆動信号発生器６３から発生するドライブ信号ＤＳは、駆動停止信号ＳＢおよび外部駆動停止信号ＥＸＳＢがともにロー（Ｌ）であるため、スイッチ６２を駆動する信号ＧＤＳはドライブ信号ＤＳと同一波形となる。

スイッチ６２を駆動する信号ＧＤＳがハイ（Ｈ）の時、可変電流源６１から出力された電流は、変化せず（図３ではＩｇｓ＝Ｉ4および図４ではＩｇｓ＝Ｉ4上の点Ｓ）、ゲート駆動信号ＧＳとしてスイッチング素子１のゲートに注入される。この結果、スイッチング素子１のドレイン−ソース間がオン状態となって通電する。一方、信号ＧＤＳがロー（Ｌ）の時、抵抗６９がスイッチング素子１のゲートに接続され、スイッチング素子１のゲートの電位が低下して、スイッチング素子１はオフ状態となる。

ドライブ信号ＤＳはディレイ回路６４に入力されて、時間ｔｄだけ遅延された遅延ドライブ信号ＤＤＳが生成される。この遅延ドライブ信号ＤＤＳとドライブ信号ＤＳとでＡＮＤ素子７０により測定指示信号ＭＮが生成される。測定指示信号ＭＮはドライブ信号ＤＳの立ち上りから時間ｔｄのみ欠除したパルス波形となる。このように測定指示信号ＭＮを形成する目的は、スイッチング素子１のスイッチング時の電圧リンギングなど瞬間過渡的な電圧状態での電圧測定を避け、過渡状態から安定状態に移行した時の確実なドレイン−ソース間電圧（Ｖｄｓ）を測定するためである。

測定指示信号ＭＮがハイ（Ｈ）の間、電圧検出部４はドレイン−ソース間電圧（Ｖｄｓ）を測定する。電圧検出部４により電圧検出信号ＳＶとして出力されるのは、図３における「Ｖｄｓ」の波形の太線部である。このときの電圧検出信号ＳＶは、コンパレータ５３，５４において、下側切り替え基準電圧Ｖｂ（第２の切り替え基準電圧設定値）以上であり、上側切り替え基準電圧（第１の切り替え基準電圧設定値）Ｖａ以下であると判定されて、それぞれの出力信号Ｃａ，Ｃｂはロー（Ｌ）のままである。

単パルス発生器６５は、遅延ドライブ信号ＤＤＳの立ち上りのタイミングで１パルスのみの信号ＴＧを発生する。実施の形態１においては、この信号ＴＧのタイミングでドレイン−ソース間電圧（Ｖｄｓ）の大きさを判定しており、ゲート駆動電流の変更を行っている。上記のＶｄｓ通常時の動作においては、ＡＮＤ素子５５，５６より下流の単パルス発生器５７，５８の出力信号Ｃｋａ，Ｃｋｂもまたロー（Ｌ）のままとなり、アップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値はＤＡＤ4のまま変わらない。

［Ｖｄｓ低下時の動作］
次に、ドライブ信号ＤＳ＝Ｈの区間において、スイッチング素子１のドレイン−ソース間電圧（Ｖｄｓ）がＶｄｓ≦ＶｂであるＶｄｓ低下時における駆動回路の動作について説明する。

負荷８が軽くなり、ドレイン−ソース間電流（Ｉｄｓ）が低下してゆくとき、例えば図４において、Ｉｇｓ＝Ｉ4の特性曲線に沿ってドレイン−ソース間電圧（Ｖｄｓ）が低下してゆく。図４において、Ｉｇｓ＝Ｉ4の特性曲線における点Ｓから点Ａへ移動する。このときの電圧検出信号ＳＶは、コンパレータ５３において上側切り替え基準電圧（第１の切り替え基準電圧設定値）Ｖａ以下と判定されて、コンパレータ５３の出力信号Ｃａはロー（Ｌ）となり、且つコンパレータ５４において下側切り替え基準電圧（第２の切り替え基準電圧設定値）Ｖｂ以下と判定されて、コンパレータ５４の出力信号Ｃｂはハイ（Ｈ）となる。この結果、単パルス発生器６５の信号ＴＧがハイ（Ｈ）のタイミングでＡＮＤ素子５６の出力信号ＣｂＴもハイ（Ｈ）となる。このため、単パルス発生器５８は１パルスの信号ＣＫｂを発生させて、アップダウンカウンタ５９のカウントダウン入力ＣＫＤに入力する。この結果、アップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値はＤＡＤ4からＤＡＤ3に減少する。それに応じて可変電流源６１の出力電流、すなわちゲート駆動電流ＩｇｓはＩ4からＩ3に減少する。その結果、ドレイン−ソース間電流（Ｉｄｓ）はほとんど変わらず、電圧検出信号ＳＶ、およびドレイン−ソース間電圧（Ｖｄｓ）は電圧Ｖｂ以下の領域の値から電圧Ｖｂと電圧Ｖａの間の領域内の値に変化する。この変化は図３において破線で示す囲いＡにおける変化であり、図４において点Ａから点Ｂへ動作点が遷移することを示す。この遷移動作により、ドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）の積で表されるスイッチング素子１の損失（消費電力）は若干増加するものの、ゲート駆動電流（Ｉｇｓ）を低下させることができるため、実施の形態１の駆動回路においては、低負荷時のスイッチング動作の高速化と駆動回路自体の損失低減が図られる。
ドレイン−ソース間電圧（Ｖｄｓ）がさらに低下してゆく場合には、上記の遷移動作のプロセスが繰り返される。例えば、図３において、ドレイン−ソース間電圧（Ｖｄｓ）は破線で示す囲いＣのように変化し、図４において、動作点が点Ｃから点Ｄへ遷移して、ゲート駆動電流（Ｉｇｓ）がＩ3からＩ2に低下する。このような遷移動作を行うことにより、Ｖｄｓ低下時における低負荷時のスイッチング動作の高速化と駆動回路自体の損失低減が図られる。

［Ｖｄｓ上昇時の動作］
続いて、ドライブ信号ＤＳ＝Ｈの区間において、スイッチング素子１のドレイン−ソース間電圧（Ｖｄｓ）がＶａ≦Ｖｄｓ＜ＶｘであるＶｄｓ上昇時における駆動回路の動作について説明する。
負荷８が重くなり、ドレインソース間電流（Ｉｄｓ）が上昇してゆくとき、例えば、図３において破線で示す囲いＥに示す状態となる。この変化は、図４において、Ｉｇｓ＝Ｉ2の特性曲線に沿ってドレイン−ソース間電圧（Ｖｄｓ）が上昇して、Ｉｇｓ＝Ｉ2の特性曲線における点Ｅから点Ｆへ遷移する状態である。このとき、電圧検出信号ＳＶ（Ｖｄｓ）はコンパレータ５３により上側切り替え基準電圧（第１の切り替え基準電圧設定値）Ｖａ以上と判定され、コンパレータ５３は出力信号Ｃａをハイ（Ｈ）として出力する。また、電圧検出信号ＳＶ（Ｖｄｓ）はコンパレータ５４により下側切り替え基準電圧Ｖｂ以上と判定され、コンパレータ５４は出力信号Ｃｂをロー（Ｌ）として出力する。単パルス発生器６５の信号ＴＧがハイ（Ｈ）のタイミングでＡＮＤ素子５５の出力信号ＣａＴもハイ（Ｈ）となる。このため、単パルス発生器５７は１パルスの信号ＣＫａを生成して、アップダウンカウンタ５９のカウントアップ入力ＣＫＵに入力する。この結果、アップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値はＤＡＤ2からＤＡＤ3に上昇する。それに応じて可変電流源６１の出力電流はＩ2からＩ3に上昇する。その結果、ドレイン−ソース間電流（Ｉｄｓ）はほとんど変わらず、電圧検出信号ＳＶ、およびドレイン−ソース間電圧（Ｖｄｓ）は電圧Ｖａ以上の領域の値から電圧Ｖｂと電圧Ｖａの間の領域内の値に変化する。この変化は図４において点Ｅから点Ｆへ動作点が遷移することを示す。このように高負荷時に必要なゲート駆動電流（Ｉｇｓ）を供給する動作において、ドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）の積で表されるスイッチング素子１の損失（消費電力）は大きく低減される。

ドレイン−ソース間電圧（Ｖｄｓ）がさらに上昇してゆく場合には、上記の遷移動作のプロセスが繰り返される。例えば、図３において、ドレイン−ソース間電圧（Ｖｄｓ）は破線で示す囲いＧ，Ｉのように変化し、図４において、動作点が点Ｇから点Ｈへ遷移して、ゲート駆動電流（Ｉｇｓ）がＩ3からＩ4に上昇し、また動作点が点Ｉから点Ｊへ遷移して、ゲート駆動電流（Ｉｇｓ）がＩ4からＩ5に上昇する。このような遷移動作を行うことにより、Ｖｄｓ上昇時における高負荷時に必要なゲート駆動電流（Ｉｇｓ）において、スイッチング素子１の損失（消費電力）は低減される。

［Ｖｄｓ限界時の動作］
次に、ドライブ信号ＤＳ＝Ｈの区間において、スイッチング素子１のドレイン−ソース間電圧（Ｖｄｓ）がＶｘ≦ＶｄｓであるＶｄｓ限界時における駆動回路の動作について説明する。
負荷８がさらに重くなり、ドレイン−ソース間電流（Ｉｄｓ）がさらに上昇してゆくと、図３において破線にて示す囲いＦ内のように変化する。この変化は、図４において、Ｉｇｓ＝Ｉ5の特性曲線に沿ってドレイン−ソース間電圧（Ｖｄｓ）が上昇して、例えば点Ｆの上限電圧（上限基準電圧設定値）に移動した状態である。このとき、ゲート駆動電流（Ｉｇｓ）はＩ5が最大の値となっているため、これ以上のゲート駆動電流（Ｉｇｓ）の増加はない。そのため、ドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）の積で表されるスイッチング素子１の損失（消費電力）は大きく上昇する。電圧検出部４の動作によりスイッチング動作時のドレイン−ソース間電圧（Ｖｄｓ）が上限電圧Ｖｘ以上となった場合、直ちに電圧制限検知信号ＳＶＷがハイ（Ｈ）となる。これにより、保持部７は駆動停止信号ＳＢをハイ（Ｈ）で出力を固定する。その結果、図２に示すゲート制御部２において、ＩＮＶ素子６７の出力がロー（Ｌ）となり、ＡＮＤ素子６８の出力である信号ＧＤＳが、駆動信号発生器６３のドライブ信号ＤＳの波形によらずロー（Ｌ）で固定される。このため、スイッチ６２は常に抵抗６９に接続された状態となり、ゲート駆動信号ＧＳおよびスイッチング素子１のゲート電位は接地電位に移行し、スイッチング動作しない状態となる。

なお、ドレイン−ソース間電圧（Ｖｄｓ）と電圧検出信号ＳＶとの関係は、実施の形態１においては測定指示信号ＭＮ＝Ｈにて等しいとしたが、実施の形態１におけるドレイン−ソース間電圧（Ｖｄｓ）と基準電圧Ｖａ，Ｖｂなどとの関係が守られていれば、電圧検出信号ＳＶの伝送形式は任意に決めてよい。また、実施の形態１は、本発明を実現する実施例の１つであって、実施の形態１以外の方式により同様の機能・効果をもたらす他の手段・方法を用いても良い。

また、実施の形態１においては、ゲート駆動電流（Ｉｇｓ）の上側の切り替え判定用基準電圧（第１の切り替え基準電圧設定値）としてＶａを設定し、ドレイン−ソース間電圧（Ｖｄｓ）の上限電圧（上限基準電圧設定値）として電圧Ｖｘを設定している。これは、スイッチング素子１の損失制御を行う範囲と、オン状態のドレイン−ソース間電圧（Ｖｄｓ）の最大値を規定して、安全動作領域内で動作させる範囲とを分けるためであり、実施の形態１の駆動回路においては、ゲート駆動電流（Ｉｇｓ）の切り替えと、ドレイン−ソース間電圧（Ｖｄｓ）の電圧制限検知から駆動停止信号ＳＢの発生までとを別機能としていた。しかし、その範囲が同一であるならば電圧検出部４内のドレイン−ソース間電圧（Ｖｄｓ）の上限電圧Ｖｘの検知機能をなくしてもよい。例えば、アップダウンカウンタ５９のパラレル出力Ｑｏｕｔが最大である場合には、ドレイン−ソース間電圧（Ｖｄｓ）が上側切り替え基準電圧（第１の切り替え基準電圧設定値）Ｖａに達した場合に電圧制限検知信号ＳＶＷを出力するなどの方法をとってもかまわない。

また、実施の形態１においては、例では、基準電圧Ｖａ，Ｖｂは固定としたが、さらに精密なスイッチング素子１の損失制御を行うために、基準電圧源５１，５２をＤ／Ａコンバータ６０が出力する信号ＤＡＯに連動して変化させる可変電圧源としても良い。また、電圧検出部４は、電圧検出信号ＳＶを時間平均の値で出力しても良く、あるいはある一定時間以上電圧制限検知信号ＳＶＷがハイ（Ｈ）になった時に保持部７が駆動停止信号ＳＢをハイ（Ｈ）にするように構成して、ノイズなど許容可能な短時間のドレイン−ソース間電圧（Ｖｄｓ）の増加は事実上無視できるように構成しても良い。

なお、実施の形態１の駆動回路は半導体素子としてゲートにｐ型領域を用いたＦＥＴについて説明したが、ゲートにショットキー電極を用いたＦＥＴに適用しても、同様に優れた効果を奏する。これは、ショットキー電極を用いたＦＥＴにおいても、ゲートとソースの間でダイオードが形成された状態となり、同様の問題を有しているためである。
実施の形態１の駆動回路では、ドレイン−ソース間電圧（ドレイン−ソース間電流、スイッチング素子の入力−出力端子間の消費電力など）に応じて可変電流源によりゲート電流の制御を行っているが、同様に可変電圧源などを用いてゲート電圧を制御しても同等の効果を得ることができる。

また、実施の形態１の駆動回路は、本発明を実現するための一実施例であって、実施の形態１において説明した以外の手段および方法により、同様の技術的特徴を有して、同様の機能、効果をもたらすものがあれば、その手段および方法は本発明に含まれる。

以上の構成を有する実施の形態１の駆動回路においては、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴなどのスイッチング素子を駆動する場合において、スイッチング素子の消費電力増加をスイッチング素子の入力−出力端子間電圧から判定し、消費電力の増加・減少に応じてゲート電流を累積的に加減させることができる構成を有している。この結果、実施の形態１の駆動回路の構成においては、高負荷時の消費電力低減および低負荷時の駆動回路の損失低減、ならびにスイッチング素子の入力−出力端子間電圧の過剰状態に対する保護が可能となり、安全性および信頼性が高く、省エネルギー化を達成した駆動回路およびこの駆動回路を用いた半導体装置を、製造コストを大幅に低減して提供することができる。

（実施の形態２）
図５は、本発明に係る実施の形態２の駆動回路、およびその駆動回路を有する半導体装置の回路構成を示すブロック図である。なお、実施の形態２においても、駆動回路により駆動制御される半導体素子のスイッチング素子１としてはゲートにｐ型領域を用いたＦＥＴを用いて説明するが、ゲートにショットキー電極を用いたＦＥＴや、その他の半導体素子に適用して同様の効果を奏することは言うまでもない。以下の実施の形態２の説明において、前述の実施の形態１の駆動回路および半導体装置における要素と同様の機能、構成を有するものには同じ符号を付して、その説明は省略する。

図５において、ゲートにｐ型領域を用いたＦＥＴであるスイッチング素子１のゲートには、ゲート制御手段であるゲート制御部１２が接続されている。また、スイッチング素子１のドレインは、電圧ＶＭを出力する電源（図示省略）に接続されており、ソースは電流検出部５を経由して負荷８の一端に接続され、負荷８の他端は接地されている。ゲート制御部１２からのゲート駆動信号ＧＳは、スイッチング素子１のゲートに入力される。保護手段である保護部１３内における電流検出部５は、ゲート制御部１２が形成する測定指示信号ＭＮがハイ（Ｈ）となる区間のみ、シャント抵抗による電位差やホール素子によるホール電圧などの任意の手段により、ドレイン−ソース間電流（Ｉｄｓ）を測定する。電流検出部５は、ドレイン−ソース間電流（Ｉｄｓ）の大きさに応じた電流信号である電流検出信号ＳＩを生成して、その電流検出信号ＳＩをゲート制御部１２に伝達する。このように電流検出信号ＳＩを検出している間にドレイン−ソース間電流（Ｉｄｓ）が所定の条件を満たした場合（実施の形態２の駆動回路においては、ドレイン−ソース間電流（Ｉｄｓ）が電流Ｉｘを越えた場合）には、電流検出部５は電流制限検知信号ＳＩＷをハイ（Ｈ）として、その電流制限検知信号ＳＩＷを保持部１７に伝達する。保持手段である保持部１７は、フリップフロップなどの手段により、電流制限検知信号ＳＩＷが一度でもハイ（Ｈ）になった場合には、駆動停止信号ＳＢをハイ（Ｈ）として、ゲート制御部１２に伝送される。このとき、電流制限検知信号ＳＩＷがハイ（Ｈ）からロー（Ｌ）に下がったとしても駆動停止信号ＳＢはハイ（Ｈ）のまま保持される。ゲート制御部１２には保持部１７からの駆動停止信号ＳＢが入力されるとともに、装置外部からの外部駆動停止信号ＥＸＳＢが入力されるよう構成されている。したがって、ゲート制御部１２は、駆動停止信号ＳＢまたは外部駆動停止信号ＥＸＳＢのうちの少なくともいずれかの信号がハイ（Ｈ）になった時、ゲート駆動信号ＧＳの信号レベルを接地レベルに落としてスイッチング素子１の駆動を停止する。

上記の動作において、信号のハイ（Ｈ）およびロー（Ｌ）は例示であり、信号におけるハイ（Ｈ）とロー（Ｌ）が逆であっても同様に動作するよう構成することは可能である。
なお、本発明に係る実施の形態２において、駆動回路は、ゲート制御手段であるゲート制御部１２、および電流検出手段である電流検出部５と、保持手段である保持部１７とを有する保護手段である保護部１３により構成されている。また、本発明に係る実施の形態２における半導体装置は、上記駆動回路および、当該駆動回路により駆動制御される半導体素子であるスイッチング素子１を含んで構成される。なお、本発明に係る実施の形態２において動作状態検出手段とは、半導体素子１の動作状態を検出する電流検出部５で構成される。

実施の形態２の駆動回路において、前述の実施の形態１の駆動回路と大きく異なるゲート制御部１２の構成および動作について、以下説明する。図６は、本発明に係る実施の形態２のゲート制御部１２の回路構成を示すブロック図である。図６において、電流検出信号ＳＩは電流比較型コンパレータ７３のプラス端子に入力され、マイナス端子には電流Ｉａn（nは添字）を出力する可変電流源７１が接続されている。また、電流検出信号ＳＩは電流比較型コンパレータ７４のマイナス端子に入力され、プラス端子には電流Ｉｂn（nは添字）を出力する可変電流源７２が接続されている。これらの可変電流源７１，７２はいずれも吐き出し型でＤ／Ａコンバータ６０が出力するアナログ信号ＤＡＯ、すなわちアップダウンカウンタ５９のパラレル出力Ｑｏｕｔからのロジック出力値ＤＡＤnに対応した電流Ｉａn，Ｉｂnが出力される。実施の形態２におけるゲート制御部１２において、電流比較型コンパレータ７３，７４、および可変電流源７１，７２以外の手段などは、実施の形態１におけるゲート制御部２と同じ構成であり、同様の動作を行う。

図７は、図５および図６に示した実施の形態２の半導体装置における各部の主要信号を示す波形図である。図８は、ゲートにｐ型領域を用いたＦＥＴであるスイッチング素子１のドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）との関係を示す特性図であり、実施の形態２におけるスイッチング素子１の動作点遷移を説明している。ただし、前述の図４と、同様にゲート−ソース間電流（Ｉｇｓ）毎におけるドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）との関係を示している。

［駆動回路の動作］
以下、実施の形態２の駆動回路の動作を説明する。なお、ゲート制御部１２においてアップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値ＤＡＤnに対しゲート駆動信号ＧＳの電流量である可変電流源６１の出力電流（Ｉｇｓ）の量Ｉn（nは添字）とが対応している。なお、動作開始時（初期状態）のアップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値はＤＡＤ4であり、それに応じて可変電流源６１の出力はＩｇｓ＝Ｉ4であり、図８上では点Ｓの位置で表されるドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）の関係を有しているものとする。なお、実施の形態２においては、可変電流源６１の最小出力電流および最大出力電流はそれぞれＩ2およびＩ5とする。

また、動作開始時（初期状態）においては、電流検出部５から保持部１７へ出力される電流制限検知信号ＳＩＷ、および駆動停止信号ＳＢはともにロー（Ｌ）であり、すなわち保持部１７はクリアされた状態である。図６からも明らかなように、外部駆動停止信号ＥＸＳＢは駆動停止信号ＳＢと同一極性で動作するため、説明上、動作開始時（初期状態）においては、駆動停止信号ＳＢと同様にＥＸＳＢ＝Ｌであるものとする。また、実施の形態２においては、測定指示信号ＭＮ＝Ｈにてドレイン−ソース間電流（Ｉｄｓ）と電流検出信号ＳＩの電流は説明上等しいものとする。

［Ｉｄｓ通常時の動作］
図７に示す波形図において、まず、ドライブ信号ＤＳ＝Ｈの区間において、スイッチング素子１のドレイン−ソース間電流（Ｉｄｓ）がＩｂｎ＜Ｉｄｓ＜ＩａｎであるＩｄｓ通常時における駆動回路の動作について説明する。
測定指示信号ＭＮがハイ（Ｈ）の間、電流検出部５はドレイン−ソース間電流（Ｉｄｓ）を測定する。電流検出部５により電流検出信号ＳＩとして出力されるのは、図７における「Ｉｄｓ」の波形の太線部である。このときの電流検出信号ＳＩは、コンパレータ７３，７４において、Ｉｇｓ＝Ｉ4のときの下側切り替え基準電流（第２の切り替え基準電流設定値）Ｉｂ４以上であり、Ｉｇｓ＝Ｉ4のときの上側切り替え基準電流（第１の切り替え基準電流設定値）Ｉａ４以下であると判定されて、それぞれの出力信号Ｃａ，Ｃｂはロー（Ｌ）のままである。そのため、アップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値はＤＡＤ4のまま変わらず、ゲート駆動電流（Ｉｇｓ）はＩｇｓ＝Ｉ4のままである。この場合、図８において、基準電流源７１，７２の基準電流Ｉａ４，Ｉｂ４が決まれば、ドレイン−ソース間電圧（Ｖｄｓ）もＶａ４，Ｖｂ４と１対１で一意に決まり、スイッチング素子１の損失（消費電力）は、Ｖｂ４・Ｉｂ４〜Ｖａ４・Ｉａ４で示される範囲内であることを意味する。すなわち、このＶｂ４・Ｉｂ４〜Ｖａ４・Ｉａ４で示される範囲内の領域ではドレイン−ソース間電圧（Ｖｄｓ）がＶｂｎ＜Ｖｄｓ＜Ｖａｎであるといえる。

［Ｉｄｓ低下時の動作］
次に、ドライブ信号ＤＳ＝Ｈの区間において、スイッチング素子１のドレイン−ソース間電流（Ｉｄｓ）がＩｄｓ≦ＩｂｎであるＩｄｓ低下時における駆動回路の動作について説明する。前述のように、基準電流源７１，７２の基準電流Ｉａn，Ｉｂnが決まれば、ドレイン−ソース間電圧（Ｖｄｓ）もＶａn，Ｖｂnと１対１で一意に決るので、Ｉｄｓ低下時のドレイン−ソース間電圧（Ｖｄｓ）はＶｂn≦Ｖｄｓであるといえる。

負荷８が軽くなると、例えば、図８において、Ｉｇｓ＝Ｉ4の特性曲線に沿ってドレイン−ソース間電流（Ｉｄｓ）が低下して、Ｉｇｓ＝Ｉ4の特性曲線における点Ｓから点Ａへ移動する。このときの電流検出信号ＳＩは、コンパレータ７３において上側切り替え基準電流（第１の切り替え基準電流設定値）Ｉａ4以下であると判定されて、コンパレータ７３の出力信号Ｃａはロー（Ｌ）となる。また、このときの電流検出信号ＳＩは、コンパレータ７４において下側切り替え基準電流（第２の切り替え基準電流設定値）Ｉｂ4以下であると判定されて、コンパレータ７４の出力信号Ｃｂはハイ（Ｈ）となる。この結果、単パルス発生器６５の信号ＴＧがハイ（Ｈ）のタイミングでＡＮＤ素子５６の出力信号ＣｂＴもハイ（Ｈ）となる。このため、単パルス発生器５８は１パルスの信号ＣＫｂを発生させて、アップダウンカウンタ５９のカウントダウン入力ＣＫＤに入力する。この結果、アップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値はＤＡＤ4からＤＡＤ3に減少する。それに応じて可変電流源６１の出力電流、すなわちゲート駆動電流ＩｇｓはＩ4からＩ3に減少する。その結果、ドレイン−ソース間電流（Ｉｄｓ）は、図７において破線で示す囲いＡ内のように変化し、図８において点Ａから点Ｂへ動作点が遷移する。この遷移動作により、ドレイン−ソース間電流（Ｉｄｓ）はほとんど変わらないが、ドレイン−ソース間電圧（Ｖｄｓ）は増大する。ドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）の積で表されるスイッチング素子１の損失は若干増加するが、ゲート駆動電流（Ｉｇｓ）が低下するため、実施の形態２の駆動回路においては、低負荷時のスイッチング動作の高速化と駆動回路自体の損失低減が図られる。
ドレイン−ソース電流（Ｉｄｓ）がさらに低下してゆく場合には、上記の遷移動作のプロセスが繰り返される。例えば、図７において、ドレイン−ソース間電流（Ｉｄｓ）は破線で示す囲いＣのように変化し、図８において、動作点が点Ｃから点Ｄへ遷移して、ゲート駆動電流（Ｉｇｓ）がＩ3からＩ2に低下する。このような遷移動作を行うことにより、Ｉｄｓ低下時における低負荷時のスイッチング動作の高速化と駆動回路自体の損失低減が図られる。

［Ｉｄｓ上昇時の動作］
続いて、ドライブ信号ＤＳ＝Ｈの区間において、スイッチング素子１のドレイン−ソース間電流（Ｉｄｓ）がＩａn≦Ｉｄｓ＜Ｉａ５であるＩｄｓ上昇時における駆動回路の動作について説明する。前述のように、基準電流源７１，７２の基準電流Ｉａn，Ｉｂnが決まれば、ドレイン−ソース間電圧（Ｖｄｓ）もＶａn，Ｖｂnと１対１に一意に決るので、Ｉｄｓ上昇時のドレイン−ソース間電圧（Ｖｄｓ）はＶａn≦Ｖｄｓであるといえる。

負荷８が重くなると、例えば、図８において、Ｉｇｓ＝Ｉ2の特性曲線に沿ってドレイン−ソース間電流（Ｉｄｓ）が上昇して、Ｉｇｓ＝Ｉ2の特性曲線における点Ｄから点Ｅへ移動する。このとき電流検出信号ＳＩはコンパレータ７３において上側切り替え基準電流（第１の切り替え基準電流設定値）Ｉａ２以上であると判定され、且つコンパレータ７４において下側切り替え基準電流（第２の切り替え基準電流設定値）Ｉｂ2以上であると判定されて、コンパレータ７３の出力信号Ｃａはハイ（Ｈ）となり、コンパレータ７４の出力信号Ｃｂはロー（Ｌ）となる。単パルス発生器６５の信号ＴＧがハイ（Ｈ）のタイミングでＡＮＤ素子５５の出力信号ＣａＴもハイ（Ｈ）となる。このため、単パルス発生器５７は１パルスの信号ＣＫａを発生させて、アップダウンカウンタ５９のカウントアップ入力ＣＫＵに入力する。この結果、アップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値はＤＡＤ2からＤＡＤ3に上昇する。それに応じて可変電流源６１の出力電流はＩ2からＩ3に上昇する。その結果、ドレイン−ソース間電圧（Ｖｄｓ）は図７において破線で示す囲いＥ内のように変化し、図８において点Ｅから点Ｆへ動作点が遷移する。この遷移動作により、ドレイン−ソース間電流（Ｉｄｓ）はほとんど変わらないが、ドレイン−ソース間電圧（Ｖｄｓ）は大きく低下する。したがって、ドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）の積で表されるスイッチング素子１の損失（消費電力）は大きく低減される。

ドレイン−ソース間電圧（Ｖｄｓ）がさらに上昇してゆく場合には、上記の遷移動作のプロセスが繰り返される。例えば、図７において破線で示す囲いＧ，Ｉ内のように変化し、図８において、動作点が点Ｇから点Ｈへ、そして点Ｉから点Ｊへ遷移して、ゲート駆動電流（Ｉｇｓ）もＩ3からＩ4へ、そしてＩ4からＩ5へと上昇する。このような遷移動作を行うことにより、Ｉｄｓ上昇時における高負荷時に必要なゲート駆動電流（Ｉｇｓ）において、スイッチング素子１の損失（消費電力）は低減される。

［Ｉｄｓ限界時の動作］
次に、ドライブ信号ＤＳ＝Ｈの区間において、スイッチング素子１のドレイン−ソース間電流（Ｉｄｓ）がＩｘ＜ＩｄｓであるＩｄｓ限界時における駆動回路の動作について説明する。
負荷８がさらに重くなり、ドレイン−ソース間電流（Ｉｄｓ）がさらに上昇してゆくと、図７において破線にて示す囲いＦ内のように変化する。この変化は、図８において、Ｉｇｓ＝Ｉ5の特性曲線に沿ってドレイン−ソース間電圧Ｖｄｓが上昇して、例えば点Ｆに移動した状態である。このとき、ゲート駆動電流（Ｉｇｓ）はＩ5が最大の値となっているため、これ以上のゲート駆動電流（Ｉｇｓ）の増加はない。そのため、ドレイン−ソース間電圧（Ｖｄｓ）とドレインソース間電流（Ｉｄｓ）の積で表されるスイッチング素子１の損失（消費電力）は大きく上昇する。電流検出部５の動作によりスイッチング動作時のドレイン−ソース間電流（Ｉｄｓ）が上限電流Ｉｘ以上となった場合、直ちに電流制限検知信号ＳＩＷがハイ（Ｈ）となる。これにより、保持部１７は駆動停止信号ＳＢをハイ（Ｈ）で出力を固定する。その結果、図６に示すゲート制御部１２において、ＩＮＶ素子６７の出力がロー（Ｌ）となり、ＡＮＤ素子６８の出力である信号ＧＤＳが、駆動信号発生器６３のドライブ信号ＤＳの波形によらずロー（Ｌ）で固定される。このため、スイッチ６２は常に抵抗６９に接続された状態となり、ゲート駆動信号ＧＳおよびスイッチング素子１のゲートの電位は接地電位に移行し、スイッチング動作しない状態となる。

なお、図８におけるＶａnとＩａnに関して、nがどの値でも消費電力（Ｖａn・Ｉａn）が所定の値になるように設定しておくことにより、ゲート駆動電流の大きさによらずスイッチング素子１の損失の最大値が一定とすることができる。また、ドレイン−ソース間電流（Ｉｄｓ）と電流検出信号ＳＩとの関係は実施の形態２においては測定指示信号ＭＮ＝Ｈにて等しいとしたが、実施の形態２の駆動回路におけるドレイン−ソース間電流（Ｉｄｓ）と基準電流Ｉａn，Ｉｂnなどとの関係が守られていれば、電流検出信号ＳＩの伝送形式は任意に決めて良い。

また、実施の形態２の駆動回路においては、電流検出手段である電流検出部５の電流検出信号ＳＩを時間平均の値で出力しても良く、あるいはある一定時間以上電流制限検知信号ＳＩＷがハイ（Ｈ）になった時に保持部１７が駆動停止信号ＳＢをハイ（Ｈ）にするよう構成して、許容可能な短時間の電流増加は事実上無視できる駆動回路としても良い。

なお、実施の形態２の駆動回路は半導体素子としてゲートにｐ型領域を用いたＦＥＴについて説明したが、ゲートにショットキー電極を用いたＦＥＴに適用しても、同様に優れた効果を奏する。これは、ショットキー電極を用いたＦＥＴにおいても、ゲートとソースの間でダイオードが形成された状態となり、同様の問題を有しているためである。
実施の形態２の駆動回路では、ドレイン−ソース間電流に応じて可変電流源によりゲート電流の制御を行っているが、同様に可変電圧源などを用いてゲート電圧を制御しても同等の効果を得ることができる。

また、実施の形態２の駆動回路は、本発明を実現するための一実施例であって、実施の形態２において説明以外の手段および方法により、同様の技術的特徴を有して、同様の機能、効果をもたらすものがあれば、その手段および方法は本発明に含まれる。

以上の構成を有する実施の形態２の駆動回路により、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴなどのスイッチング素子を駆動する場合において、スイッチング素子の消費電力増加をスイッチング素子の入力−出力端子間の電流から判定し、電流の増加・減少に応じてゲート電流を累積的に加減させることができる構成を有している。この結果、実施の形態２の駆動回路の構成においては、高負荷時の消費電力低減および低負荷時のゲート駆動回路の損失低減、ならびにスイッチング素子の過電流印加時の保護が可能となり、安全性および信頼性が高く、省エネルギー化を達成した駆動回路およびこの駆動回路を用いた半導体装置を、製造コストを大幅に低減して提供することができる。

（実施の形態３）
図９は、本発明に係る実施の形態３の駆動回路、およびその駆動回路を有する半導体装置の回路構成を示すブロック図である。なお、実施の形態３においても、駆動回路により駆動制御される半導体素子のスイッチング素子１としてはゲートにｐ型領域を用いたＦＥＴを用いて説明するが、ゲートにショットキー電極を用いたＦＥＴや、その他の半導体素子に適用して同様の効果を奏することは言うまでもない。以下の実施の形態３の説明において、前述の実施の形態１および実施の形態２の駆動回路および半導体装置における要素と同様の機能、構成を有するものには同じ符号を付して、その説明は省略する。

実施の形態３の駆動回路においては、実施の形態１の駆動回路における電圧検出部４、および実施の形態２における電流検出部５が設けられており、電圧検出信号ＳＶおよび電流検出信号ＳＩに基づいて電力を算出する電力検出手段である電力検出部６を設けられている。

図９において、保護手段である保護部２３内の電力検出部６は、ゲート制御手段であるゲート制御部２２が発生する測定指示信号ＭＮがハイ（Ｈ）となる区間のみ、電圧検出信号ＳＶおよび電流検出信号ＳＩを取り込み、これら２つの信号（ＳＶ，ＳＩ）をアナログ乗算回路またはマイクロコンピュータなどの演算手段により演算処理する。この演算処理において、電力検出部６は、スイッチング素子１のドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）の積に応じた電圧信号である電力検出信号ＳＰを生成し、ゲート制御部２２に伝達する。このように検出された電力検出信号ＳＰが、所定の値を越えた場合（実施の形態３の駆動回路においては、電力検出信号ＳＰが限界電圧Ｖｙを越えた場合）には、電力制限検知信号ＳＰＷをハイ（Ｈ）として、その電力制限検知信号ＳＰＷを保持手段である保持部２７に伝達する。保持部２７は、フリップフロップなどの手段により、電力制限検知信号ＳＰＷが一度でもハイ（Ｈ）になった場合には、駆動停止信号ＳＢをハイ（Ｈ）として、ゲート制御部２２に伝送される。このとき、電力制限検知信号ＳＰＷがハイ（Ｈ）からロー（Ｌ）に下がったとしても駆動停止信号ＳＢはハイ（Ｈ）のまま保持される。ゲート制御部２２は、駆動停止信号ＳＢまたは外部駆動停止信号ＥＸＳＢのうち少なくともいずれかの信号がハイ（Ｈ）となった時、ゲート駆動信号ＧＳの信号レベルを接地レベルに落としてスイッチング素子１の駆動を停止する。

上記の動作において、信号のハイ（Ｈ）およびロー（Ｌ）は例示であり、信号におけるハイ（Ｈ）とロー（Ｌ）が逆であっても同様に動作するよう構成することは可能である。
なお、実施の形態３において、駆動回路は、ゲート制御手段であるゲート制御部２２、および電圧検出手段である電圧検出部４と、電流検出手段である電流検出部５と、電力検出手段である電力検出部６と、保持手段である保持部２７とを有する保護手段である保護部２３により構成されている。また、本発明に係る実施の形態３における半導体装置は、上記駆動回路および、当該駆動回路により駆動制御される半導体素子であるスイッチング素子１を含んで構成される。なお、本発明に係る実施の形態３において動作状態検出手段とは、半導体素子１の動作状態を検出する、電圧検出部４と電流検出部５と電力検出部６とで構成される。

ゲート制御部２２の回路構成は実施の形態１において図２で示したゲート駆動部２の回路構成、および動作と実質的に同じであり、基準電圧源５１，５２の電圧Ｖａ，Ｖｂのみが異なる。

図１０は、ゲートにｐ型領域を用いたＦＥＴスイッチング素子のドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）との関係を示す特性図であり、実施の形態３におけるスイッチング素子１の動作点遷移を説明している。ただし、前述の図４と同様に、ゲート−ソース間電流（Ｉｇｓ）毎におけるドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）との関係を示している。図１０において、ＳＰ＝Ｖａ，Ｖｂ，Ｖｙの表記のある各曲線はドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）の積であるスイッチング素子の損失がそれぞれ電圧Ｖａ，Ｖｂ，Ｖｙで一定となる関係を示した曲線である

［駆動回路の動作］
以下、実施の形態３の駆動回路の動作を、図２、図７、図９及び図１０を用いて説明する。前述の実施の形態１の駆動回路と同様に、ゲート制御部２２においてアップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値ＤＡＤnに対しゲート駆動信号ＧＳの電流量である可変電流源６１の出力電流（Ｉｇｓ）の量Ｉn（nは添字）とが対応している。なお、動作開始時（初期状態）において、アップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値はＤＡＤ4であり、それに応じて可変電流源６１の出力はＩｇｓ＝Ｉ4であり、図１０上では点Ｓの位置で表されるドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）の関係を有しているものとする。実施の形態３の駆動回路においても、可変電流源６１の最小出力電流および最大出力電流はそれぞれＩ2およびＩ5とする。

また、動作開始時（初期状態）においては、電流検出部５から保持部１７へ出力される電力制限検知信号ＳＰＷ、および駆動停止信号ＳＢはともにロー（Ｌ）であり、すなわち保持部２７はクリアされた状態である。図２などの記載からも明らかなように、外部駆動停止信号ＥＸＳＢは駆動停止信号ＳＢと同一極性で動作するため、説明上、動作開始時（初期状態）においては、駆動停止信号ＳＢと同様にＥＸＳＢ＝Ｌであるものとする。

測定指示信号ＭＮがハイ（Ｈ）の間、電圧検出部４はドレイン−ソース間電圧（Ｖｄｓ）を測定し電圧検出信号ＳＶを出力する。同様に、電流検出部５はドレイン−ソース間電流（Ｉｄｓ）を測定し電流検出信号ＳＩを出力する。さらに同じタイミングで電力検出部６は電圧検出信号ＳＶ、および電流検出信号ＳＩが入力されて、その積となる電力検出信号ＳＰを出力する。

電力検出信号ＳＰが下側切り替え基準電圧（第２の切り替え基準電圧設定値）Ｖｂ以下ならばアップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値はＤＡＤｎからＤＡＤｎ−１に減少し、ゲート駆動電流（Ｉｇｓ）はＩnからＩn-1に変化する。例えば、図１０におけるＩｇｓ＝Ｉ4の特性曲線の点ＡからＩｇｓ＝Ｉ3の特性曲線の点Ｂへ動作点が遷移する。電力検出信号ＳＰがさらに低下してゆけば、同様に、図１０に示す特性曲線において、例えば動作点が点Ｃから点Ｄへ遷移する。

また、電力検出信号ＳＰが上側切り替え基準電圧（第１の切り替え基準電圧設定値）Ｖａ以上ならばアップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値はＤＡＤｎからＤＡＤｎ＋１に増加し、ゲート駆動電流はＩnからＩn+1に変化する。例えば、図１０におけるＩｇｓ＝Ｉ2の特性曲線の点ＥからＩｇｓ＝Ｉ3の特性曲線の点Ｆへ動作点が遷移する。電力検出信号ＳＰがさらに上昇してゆけば、同様に、図１０に示す特性曲線において、例えば動作点が点Ｇから点Ｈへ遷移し、また動作点が点Ｉから点Ｊに遷移する。

さらに、電力検出信号ＳＰが上限電圧Ｖｙ以上となった時、電力制限検知信号ＳＰＷがハイ（Ｈ）となり保持部２７は駆動停止信号ＳＢをハイ（Ｈ）とし、ゲート駆動信号ＧＳおよびスイッチング素子１のゲートの電位は接地電位に移行し、スイッチング動作しない状態となる。

なお、実施の形態３の駆動回路においては、電力検出信号ＳＰが基準電圧Ｖａ，Ｖｂ，Ｖｙなどとの関係が守られていれば、電力検出信号ＳＰの伝送形式は任意に決めてよい。
また、実施の形態３の駆動回路において、基準電圧Ｖａ，Ｖｂはアップダウンカウンタの値に応じて可変させてもよい。このように構成することにより、スイッチング素子１の損失が一定の範囲内に制御されている特性を、場合によっては、その範囲を絞ったり広げたりすることが可能となり、より現実の条件に即した制御が可能な構成となる。

また、実施の形態３の駆動回路においては、電力検出手段である電力検出部６の電力検出信号ＳＰを時間平均の値で出力しても良く、あるいはある一定時間以上電力制限検知信号ＳＰＷがハイ（Ｈ）になった時に保持部２７が駆動停止信号ＳＢをハイ（Ｈ）にするよう構成して、許容可能な短時間の損失増加は事実上無視できる駆動回路としても良い。

なお、実施の形態３の駆動回路は半導体素子としてゲートにｐ型領域を用いたＦＥＴについて説明したが、ゲートにショットキー電極を用いたＦＥＴに適用しても、同様に優れた効果を奏する。
実施の形態３の駆動回路では、スイッチング素子の入力−出力端子間の消費電力に応じて可変電流源によりゲート電流の制御を行っているが、同様に可変電圧源などを用いてゲート電圧を制御しても同等の効果を得ることができる。
また、実施の形態３の駆動回路は、本発明を実現するための一実施例であって、実施の形態３において説明以外の手段および方法により、同様の技術的特徴を有して、同様の機能、効果をもたらすものがあれば、その手段および方法は本発明に含まれる。

以上の構成を有する実施の形態３の駆動回路により、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴなどのスイッチング素子を駆動する場合において、スイッチング素子の消費電力増加をスイッチング素子の入力−出力端子間の消費電力から判定し、消費電力の増加・減少に応じてゲート電流を累積的に加減させることができる構成を有している。この結果、実施の形態３の駆動回路の構成においては、スイッチング素子の消費電力を一定範囲に収める制御が可能となり、高負荷時の消費電力低減および低負荷時のゲート駆動回路の損失低減と、スイッチング素子の消費電力に対する保護が可能となり、安全性および信頼性が高く、省エネルギー化を達成した駆動回路およびこの駆動回路を用いた半導体装置を、製造コストを大幅に低減して提供することができる。

（実施の形態４）
図１１は、本発明に係る実施の形態４の駆動回路、およびその駆動回路を有する半導体装置の回路構成を示すブロック図である。なお、実施の形態４においても、駆動回路により駆動制御される半導体素子のスイッチング素子１としてはゲートにｐ型領域を用いたＦＥＴを用いて説明するが、ゲートにショットキー電極を用いたＦＥＴや、その他の半導体素子に適用して同様の効果を奏することは言うまでもない。以下の実施の形態４の説明において、前述の実施の形態１、実施の形態２および実施の形態３の駆動回路および半導体装置における要素と同様の機能、構成を有するものには同じ符号を付して、その説明は省略する。

実施の形態４の駆動回路においては、図１１に示すように、電圧検出部４からの電圧検出信号ＳＶ、電流検出部５からの電流検出信号ＳＩ、および電力検出部６からの電力検出信号ＳＰが、ゲート制御手段であるゲート制御部３２に入力される構成である。また、実施の形態４の駆動回路において、保護手段である保護部３３における保持手段である保持部３７には、電圧制限検知信号ＳＶＷ、電流制限検知信号ＳＩＷ、電力制限検知信号ＳＰＷが入力されるように構成されている。保持部３７は、３つの入力（ＳＶＷ，ＳＩＷ，ＳＰＷ）の３入力論理和の結果をフリップフロップなどの記憶手段に保存するなどの方法により、電圧制限検知信号ＳＶＷ、電流制限検知信号ＳＩＷ、および電力制限検知信号ＳＰＷのいずれかの信号がハイ（Ｈ）となった場合、駆動停止信号ＳＢをハイ（Ｈ）として、ゲート制御部３２に伝送する。そして、保持部３７は、電圧制限検知信号ＳＶＷ、電流制限検知信号ＳＩＷ、または電力制限検知信号ＳＰＷのいずれかの信号が再びロー（Ｌ）になっても駆動停止信号ＳＢはハイ（Ｈ）のまま保持される。ゲート制御部３２は、駆動停止信号ＳＢまたは外部駆動停止信号ＥＸＳＢのうち少なくともいずれかの信号がハイ（Ｈ）になった時、ゲート駆動信号ＧＳの信号レベルを接地レベルに落としてスイッチング素子１の駆動を停止する。

上記の動作において、信号のハイ（Ｈ）およびロー（Ｌ）は例示であり、信号におけるハイ（Ｈ）とロー（Ｌ）が逆であっても同様に動作するよう構成することは可能である。
なお、実施の形態４において、駆動回路は、ゲート制御手段であるゲート制御部３２、および電圧検出手段である電圧検出部４と、電流検出手段である電流検出部５と、電力検出手段である電力検出部６と、保持手段である保持部３７とを有する保護手段である保護部３３により構成されている。また、本発明に係る実施の形態４における半導体装置は、上記駆動回路および、当該駆動回路により駆動制御される半導体素子であるスイッチング素子１を含んで構成される。なお、本発明に係る実施の形態４において動作状態検出手段とは、半導体素子１の動作状態を検出する、電圧検出部４と電流検出部５と電力検出部６とで構成される。

図１２は、本発明に係る実施の形態４の駆動回路におけるゲート制御部３２の回路構成を示すブロック図である。図１２に示すゲート制御部３２において、ゲート電流設定手段であるゲート電流設定部３４以外の構成は、前述の図２に示した実施の形態１の駆動回路におけるゲート制御部２と同様の構成を有し、同様の動作を行う。

図１２に示すように、ゲート電流設定部３４には、電圧制限検知信号ＳＶＷ、電流制限検知信号ＳＩＷ、および電力制限検知信号ＳＰＷが入力され、ロジック信号のパラレル出力Ｑｏｕｔより出力値ＤＡＤnが出力される。このパラレル出力値ＤＡＤｎはＤ／Ａコンバータ６０に入力され、所定のアナログ信号ＤＡＯに変換される。変換されたアナログ信号ＤＡＯは、アナログ信号制御の可変電流源６１に入力され、この可変電流源６１から電流駆動時のゲート駆動信号ＧＳが出力される。

図１３は、実施の形態４の駆動回路におけるゲート制御部３２のゲート電流設定部３４の回路構成を示すブロック図である。実施の形態４におけるゲート電流設定部３４は、前述の実施の形態１におけるゲート制御部２、実施の形態２におけるゲート制御部１２、および実施の形態３におけるゲート制御部２２の入力からアップダウンカウンタ５９までを統合した構造を有している。実施の形態４におけるゲート電流設定部３４は、電流検出信号判定部９６、電圧検出信号判定部９７、および電力検出信号判定部９８を具備するとともに、電流検出信号判定部９６、電圧検出信号判定部９７、および電力検出信号判定部９８からの出力信号のいずれか１つの信号を有効にして、単パルス発生器５７に信号を送り込む選択を行うセレクタ９９を有している。ゲート電流設定部３４において、電流検出信号判定部９６、電圧検出信号判定部９７、電力検出信号判定部９８、およびセレクタ９９以外の構成要素である、単パルス発生器５７，５８およびアップダウンカウンタ５９は、前述の実施の形態１、実施の形態２および実施の形態３における動作と同様の動作を行うものである。

ゲート電流設定部３４において、電流検出信号判定部９６には電流検出信号ＳＩが入力され、電流検出信号ＳＩは電流比較型コンパレータ７３のプラス端子に入力される。電流比較型コンパレータ７３のマイナス端子には、基準電流Ｉａを出力する吐き出し型の基準電流源９４が接続されている。電流比較型コンパレータ７３は、電流信号である電流検出信号ＳＩが基準電流Ｉａより大きければ、ハイ（Ｈ）を出力し、逆に小さければロー（Ｌ）を出力する。電流比較型コンパレータ７３の出力ＩＣａは、セレクタ９９からの電流検出選択信号ＳＳＩ、およびゲート制御部３２の単パルス発生器６５から出力された信号ＴＧとともに、３入力ＡＮＤ素子９１に入力される。

また、ゲート電流設定部３４において、電圧検出信号判定部９７には電圧検出信号ＳＶが入力され、電圧検出信号ＳＶはコンパレータ８３のプラス端子に入力される。コンパレータ８３のマイナス端子には、基準電圧Ｖｃを出力する基準電圧源８１が接続されている。コンパレータ８３は、電圧検出信号ＳＶが基準電圧Ｖｃより大きければ、ハイ（Ｈ）を出力し、逆に小さければロー（Ｌ）を出力する。コンパレータ８３の出力ＶＣａは、セレクタ９９からの電圧検出選択信号ＳＳＶ、およびゲート制御部３２の単パルス発生器６５から出力された信号ＴＧとともに、３入力ＡＮＤ素子９２に入力される。

さらに、ゲート電流設定部３４において、電力検出信号判定部９８には電圧信号である電力検出信号ＳＰが入力され、電力検出信号ＳＰはコンパレータ５３のプラス端子に入力される。コンパレータ５３のマイナス端子には、基準電圧Ｖａを出力する基準電圧源５１が接続されている。コンパレータ５３は、電力検出信号ＳＰが基準電圧Ｖａより大きければハイ（Ｈ）を出力し、逆に小さければロー（Ｌ）を出力する。コンパレータ５３の出力Ｃａは、セレクタ９９からの電力検出選択信号ＳＳＰ、およびゲート制御部３２の単パルス発生器６５から出力された信号ＴＧとともに、３入力ＡＮＤ素子９３に入力される。

また、電力検出信号ＳＰは、コンパレータ５４のマイナス端子に入力される。コンパレータ５４のプラス端子には基準電圧Ｖｂを出力する基準電圧源５２が接続されている。コンパレータ５４は、電力検出信号ＳＰが基準電圧Ｖｂより小さければハイ（Ｈ）を出力し、逆に大きければロー（Ｌ）を出力する。コンパレータ５４の出力Ｃｂはゲート制御部３２の単パルス発生器６５から出力された信号ＴＧとともに、ＡＮＤ素子５４に入力される。
コンパレータ５３，５３の出力Ｃａ，Ｃｂは、前述の図２に示した実施の形態１におけるゲート制御部２、および実施の形態３におけるゲート制御部２２と実質的に同様の動作を行う。

ゲート電流設定部３４におけるセレクタ９９には、アップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値ＤＡＤnが入力されて、その出力値ＤＡＤnの値によって電流検出選択信号ＳＳＩ、電力検出選択信号ＳＳＶ、または電力検出選択信号ＳＳＰのいずれか１つの信号のみをハイ（Ｈ）出力し、残りの２つの信号をロー（Ｌ）出力する機能を有する。また、ゲート電流設定部３４における３入力ＡＮＤ素子９１，９２，９３の出力は、３入力ＯＲ素子９５に入力され、３入力ＯＲ素子９５からの出力信号ＣａＴは、単パルス発生器５７に入力される。

図１４は、ゲートにｐ型領域を用いたＦＥＴスイッチング素子のドレイン−ソース間電圧（Ｖｄｓ）とドレインソース間電流（Ｉｄｓ）との間の関係を示す特性図である。図１４においては、実施の形態４におけるスイッチング素子１の動作点の遷移状態を示す説明図である。ただし、前述の図４と同様にゲート−ソース間電流（Ｉｇｓ）毎におけるドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）との関係を示している。また、図１４において、ＳＰ＝Ｖａ，Ｖｂ，Ｖｙの表記のある各曲線はドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）の積であるスイッチング素子１の損失がそれぞれ電圧Ｖａ，Ｖｂ，Ｖｙで一定となる関係を示した曲線である。

［駆動回路の動作］
以下、実施の形態４の駆動回路の動作を、図１１から図１４を用いて説明する。実施の形態４の駆動回路の動作において、基本的な動作は特に説明しない限り、これまでの実施の形態１〜３において説明してきた動作と同一である。前述の実施の形態１，２と同様に、ゲート制御部３２におけるアップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値ＤＡＤｎとゲート駆動信号ＧＳの電流量であるところの可変電流源６１の出力電流（Ｉｇｓ）の関係は、前述の図７において示したように、ＤＡＤnとＩnがそれぞれ対応している。また、動作開始時（初期状態）において、アップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値はＤＡＤ4であり、それに応じて可変電流源６１の出力はＩｇｓ＝Ｉ4であり、図１４上では点Ｓの位置で表されるドレイン−ソース間電圧（Ｖｄｓ）とドレイン−ソース間電流（Ｉｄｓ）の関係を有しているものとする。実施の形態４の駆動回路においても、可変電流源６１の最小出力電流および最大出力電流はそれぞれＩ2およびＩ5とする。

また、動作開始時（初期状態）においては、電流検出部５から保持部１７へ出力される電力制限検知信号ＳＰＷはおよび駆動停止信号ＳＢともにロー（Ｌ）であり、すなわち保持部３７はクリアされた状態である。図１２からも明らかなように、外部駆動停止信号ＥＸＳＢは、駆動停止信号ＳＢと同一極性で動作するため、説明上、動作開始時（初期状態）においては、駆動停止信号ＳＢと同様にＥＸＳＢ＝Ｌであるものとする。

また、実施の形態４においては、測定指示信号ＭＮ＝Ｈにてドレイン−ソース間電流（Ｉｄｓ）と電流検出信号ＳＩの電流値は説明上等しいものとする。

測定指示信号ＭＮがハイ（Ｈ）の間、電圧検出部４はドレイン−ソース間電圧（Ｖｄｓ）を測定し電圧検出信号ＳＶを出力する。同様に、電流検出部５はドレイン−ソース間電流（Ｉｄｓ）を測定し電流検出信号ＳＩを出力する。さらに同じタイミングで電力検出部６は電圧検出信号ＳＶ、および電流検出信号ＳＩが入力されて、その積となる電力検出信号ＳＰを出力する。

例えば、図１４に示す特性曲線において、点ＣＣで示す動作点はアップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値がＤＡＤ2であり、可変電流源６１の出力がＩｇｓ＝Ｉ2となっている。この点ＣＣの動作点が存在する領域では電圧検出部４によりドレイン−ソース間電圧（Ｖｄｓ）が基準電圧Ｖｃ以上となっている。このため、セレクタ９９はＤＡＤ2の入力値において電圧検出選択信号ＳＳＶをハイ（Ｈ）とし、コンパレータ８３からハイ（Ｈ）の出力ＶＣａが３入力ＡＮＤ素子９２に入力され、３入力ＯＲ素子９５を介して単パルス発生器５７に入力される（図１３参照）。

また、例えば、図１４に示す特性曲線において、点ＤＤで示す動作点はアップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値がＤＡＤ3で可変電流源６１の出力がＩｇｓ＝Ｉ3となっている。この点ＤＤの動作点が存在する領域では電力検出部６により電力検出信号ＳＰがＶａ以上となっている。このため、セレクタ９９はＤＡＤ3の入力値において電力検出選択信号ＳＳＰをハイ（Ｈ）とし、コンパレータ５３からハイ（Ｈ）の出力Ｃａが３入力ＡＮＤ素子９３に入力され、３入力ＯＲ素子９５を介して単パルス発生器５７に入力される（図１３参照）。

また、例えば、図１４に示す特性曲線において、点ＥＥで示す動作点はアップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値がＤＡＤ4で可変電流源６１の出力がＩｇｓ＝Ｉ4となっている。この点ＥＥの動作点が存在する領域では電流検出部５により電流検出信号ＳＩがＩａ以上となっている。このため、セレクタ９９はＤＡＤ4の入力値において電流検出選択信号ＳＳＩをハイ（Ｈ）とし、電流比較型コンパレータ７３からハイ（Ｈ）の出力ＩＣａが３入力ＡＮＤ素子９１に入力され、３入力ＯＲ素子９５を介して単パルス発生器５７に入力される（図１３参照）。

以上のような動作により、アップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値はＤＡＤnからＤＡＤn+1に増加し、ゲート駆動電流はＩnからＩn+1に変化し、動作点は、例えば図１４に示す特性曲線において、点ＣＣが矢印Ｃの方向に遷移し、点ＤＤが矢印Ｄの方向に遷移し、または点ＥＥが矢印Ｅの方向に遷移する。

さらに、例えば、図１４に示す特性曲線において、点ＡＡで示す動作点はアップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値がＤＡＤ4で可変電流源６１の出力がＩｇｓ＝Ｉ4となっている。この点ＡＡの動作点が存在する領域では電力検出部６により電力検出信号ＳＰがＶｂ以下となっている。このため、セレクタ９９はＤＡＤ4の入力値において電力検出選択信号ＳＳＰをハイ（Ｈ）とし、コンパレータ５４からハイ（Ｈ）の出力ＣｂがＡＮＤ素子５６に入力され、ＡＮＤ素子５６の出力信号ＣｂＴが単パルス発生器５８に入力される（図１３参照）。
このため、単パルス発生器５８は１パルスの信号ＣＫｂを発生させて、アップダウンカウンタ５９のカウントダウン入力ＣＫＤに入力する。この結果、アップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値はＤＡＤ4からＤＡＤ3に減少する。それに応じて可変電流源６１の出力電流、すなわちゲート駆動電流ＩｇｓはＩ4からＩ3に減少する。

以上のような動作により、アップダウンカウンタ５９のパラレル出力Ｑｏｕｔの出力値はＤＡＤnからＤＡＤn-1に減少し、ゲート駆動電流はＩnからＩn-1に変化し、動作点は、例えば図１４に示す特性曲線において、点ＡＡが矢印Ａの方向に遷移し、点ＢＢが矢印Ｂの方向に遷移する。

電力検出信号ＳＰが上限電圧Ｖｙ以上となった時、電力制限検知信号ＳＰＷがハイ（Ｈ）となり、保持部３７は駆動停止信号ＳＢをハイ（Ｈ）にする。同様に、電圧検出信号ＳＶが上限電圧Ｖｘ以上となった時、電圧制限検知信号ＳＶＷがハイ（Ｈ）となり、保持部３７は駆動停止信号ＳＢをハイ（Ｈ）にする。また、電流検出信号ＳＩが上限電流Ｉｘ以上となった時、電流制限検知信号ＳＩＷがハイ（Ｈ）となり、保持部３７は駆動停止信号ＳＢをハイ（Ｈ）にする。上記のように、保持部３７が駆動停止信号ＳＢをハイ（Ｈ）にすることにより、ゲート駆動信号ＧＳおよびスイッチング素子１のゲートの電位は接地電位に移行し、スイッチング動作しない状態となる。

なお、実施の形態４の駆動回路において、基準電圧Ｖａ，Ｖｂ，Ｖｃ，基準電流Ｉａは、アップダウンカウンタ５９の出力値に応じて可変させてもよい。このように構成することにより、スイッチング素子１の損失が一定の範囲内に制御されている特性を、場合によっては、その範囲を絞ったり広げたりすることが可能となり、より現実の条件に即した制御が可能な構成となる。

また、実施の形態４の駆動回路においては、電圧、電流、電力の各検出手段の検出信号（ＳＶ，Ｓｉ，ＳＰ）を時間平均の値で出力しても良く、あるいはある一定時間以上において各制限検知信号（ＳＶＷ，ＳＩＷ，ＳＰＷ）がハイ（Ｈ）になった時に保持部３７が駆動停止信号ＳＢをハイ（Ｈ）にするよう構成して、許容可能な短時間の損失増加は事実上無視できる駆動回路としても良い。

実施の形態４の駆動回路は半導体素子としてゲートにｐ型領域を用いたＦＥＴについて説明したが、ゲートにショットキー電極を用いたＦＥＴに適用しても、同様に優れた効果を奏する。
実施の形態４の駆動回路では、ドレイン−ソース間電圧、ドレイン−ソース間電流、スイッチング素子の入力−出力端子間の消費電力などに応じて可変電流源によりゲート電流の制御を行っているが、同様に可変電圧源などを用いてゲート電圧を制御しても同等の効果を得ることができる。

また、実施の形態４の駆動回路は、本発明を実現するための一実施例であって、実施の形態４において説明以外の手段および方法により、同様の技術的特徴を有して、同様の機能、効果をもたらすものがあれば、その手段および方法は本発明に含まれる。

以上の構成を有する実施の形態４の駆動回路により、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴなどのスイッチング素子を駆動する場合において、スイッチング素子の消費電力増加をスイッチング素子の入力−出力端子間の電圧、電流、消費電力、から判定し、消費電力の増加・減少に応じてゲート電流を累積的に加減させることができる構成を有している。この結果、実施の形態４の駆動回路の構成においては、スイッチング素子の動作範囲をいわゆる安全動作領域の範囲に収める制御が可能となり、高負荷時の消費電力低減および低負荷時のゲート駆動回路の損失低減と、電圧、電流、消費電力の観点でスイッチング素子の保護が可能となり、従来の構成に比べて製造コストを大幅に低減できる駆動回路およびこの駆動回路を用いた半導体装置を提供することが可能となる。

上記のように各実施の形態１〜４において具体的に説明したように、本発明によれば、ゲートにｐ型領域またはショットキー電極などを用いた半導体素子を駆動制御する駆動回路、およびこの駆動回路を用いた半導体装置において、半導体素子の動作状態、例えば消費電力状態を当該半導体素子の入力−出力端子間の電圧、当該半導体素子の出力電流、あるいは当該半導体素子の入力−出力端子間の電圧と出力電流から消費電力を測定し、消費電力の増加・減少に応じてゲート電流を累積的に加減させることにより、当該半導体素子の高負荷時の消費電力低減および駆動回路の低負荷時の損失低減を図るだけでなく、当該半導体素子の過電圧、過電流、過消費電力保護機能と、当該半導体素子の損失低減機能とを統合して、安全性および信頼性が高く、省エネルギー化を達成することができる駆動回路および半導体装置を、簡単な構成で低い製造コストで容易に製造することができる。

また、本発明によれば、半導体素子の入力−出力端子間電圧、出力電流、消費電力によるゲート電流の累積的な加減を測定時のゲート電流の大きさにより使い分けることにより、当該半導体素子の安全動作領域を考慮した保護動作が可能な駆動回路および半導体装置を提供することができる。

本発明に係る駆動回路および半導体装置は、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴなどの半導体素子に対する高負荷時の消費電力低減、駆動回路の低負荷時の損失低減および半導体素子を保護する機能を有するため、各種電子電気機器に適用できる汎用性が高い発明である。

１ スイッチング素子
２，１２，２２，３２ ゲート制御部
３，１３，２３，３３ 保護部
４ 電圧検出部
５ 電流検出部
６ 電力検出部
７，１７，２７，３７ 保持部
８ 負荷
３４ ゲート電流設定部
５１，５２ 基準電圧源
５３，５４ コンパレータ
５５，５６，６８，７０ ＡＮＤ素子
５７，５８，６５ 単パルス発生器
５９ アップダウンカウンタ
６０ Ｄ／Ａコンバータ
６１ 可変電流源
６２ スイッチ
６３ 駆動信号発生器
６４ ディレイ回路
６６ ＯＲ素子
６７ インバータ素子（ＩＮＶ素子）
９６ 電流検出信号判定部
９７ 電圧検出信号判定部
９８ 電力検出信号判定部
９９ セレクタ

Claims (15)

1. ゲート−ソース間において所定電圧を超えると急峻な電流が流れるダイオード特性を示す半導体素子の動作状態を検出する動作状態検出手段と、
   前記動作状態検出手段から前記半導体素子の動作状態を示す信号が入力され、前記半導体素子の動作状態を示す信号に応じて、前記半導体素子のゲートに供給する電圧または電流を制御するゲート制御手段と、
   を具備することを特徴とする半導体素子の駆動回路。
2. 前記半導体素子は、ゲートにｐ型領域またはショットキー電極を有しており、
   前記動作状態検出手段は、前記半導体素子の入力−出力端子間電圧を測定する電圧検出手段で構成され、
   前記電圧検出手段から前記半導体素子の入力−出力端子間電圧の電圧測定値が入力された前記ゲート制御手段は、前記電圧測定値が切り替え基準電圧設定値を少なくとも越えた時、前記半導体素子のゲートに供給する電流を制御するよう構成された請求項１に記載の半導体素子の駆動回路。
3. 前記ゲート制御手段は、
   前記電圧検出手段による前記半導体素子の入力−出力端子間電圧の電圧測定値が所定周期毎に入力され、
   前記電圧測定値が第１の切り替え基準電圧設定値以上の時、前記半導体素子のゲートに供給するゲート電流を、第１のゲート電流設定値を上限として、測定前のゲート電流に所定量を増加した電流とし、
   前記電圧測定値が第２の切り替え基準電圧設定値以下の時、前記半導体素子のゲートに供給するゲート電流を、第２のゲート電流設定値を下限として、測定前のゲート電流に所定量を減少した電流とする、よう構成された請求項２に記載の半導体素子の駆動回路。
4. 前記ゲート制御手段は、
   前記電圧検出手段による前記半導体素子の入力−出力端子間電圧の電圧測定値が入力され、
   前記電圧測定値が上限基準電圧設定値以上の時以後において前記半導体素子の駆動を停止する、よう構成された請求項２または３に記載の駆動回路。
5. 前記半導体素子は、ゲートにｐ型領域またはショットキー電極を有しており、
   前記動作状態検出手段は、前記半導体素子の出力電流を測定する電流検出手段で構成され、
   前記半導体素子の出力電流の電流測定値が入力された前記ゲート制御手段は、前記半導体素子の出力電流の電流測定値が切り替え基準電流設定値を少なくとも越えた時、前記半導体素子のゲートに供給する電流を制御するよう構成された請求項１に記載の半導体素子の駆動回路。
6. 前記ゲート制御手段は、
   前記電流検出手段による前記半導体素子の出力電流の電流測定値が所定周期毎に入力され、
   前記電流測定値が第１の切り替え基準電流設定値以上の時、前記半導体素子のゲートに供給するゲート電流を、第１のゲート電流設定値を上限として、測定前のゲート電流に所定量を増加した電流とし、
   前記電流測定値が第２の切り替え基準電流設定値以下の時、前記半導体素子のゲートに供給するゲート電流を、第２のゲート電流設定値を下限として、測定前のゲート電流に所定量を減少した電流とする、よう構成された請求項５に記載の半導体素子の駆動回路。
7. 前記ゲート制御手段は、
   前記電流検知手段による前記半導体素子の出力電流の電流測定値が入力され、
   前記電流測定値が上限基準電流設定値以上の時以後において前記半導体素子の駆動を停止する、よう構成された請求項５または６記載の駆動回路。
8. 前記半導体素子は、ゲートにｐ型領域またはショットキー電極を有しており、
   前記動作状態検出手段は、前記半導体素子の入力−出力端子間電圧を測定する電圧検出手段と、
   前記半導体素子の出力電流を測定する電流検出手段と、
   前記電圧検出手段からの入力−出力間電圧の電圧測定値と、前記電流検出手段からの出力電流の電流測定値とにより、前記半導体素子の消費電力を測定する電力検出手段と、で構成され、
   前記半導体素子の消費電力測定値が入力された前記ゲート制御手段は、前記半導体素子の消費電力測定値が切り替え基準電力設定値を少なくとも越えた時、前記半導体素子のゲートに供給する電流を制御するよう構成された請求項１に記載の半導体素子の駆動回路。
9. 前記ゲート制御手段は、
   前記電力検出手段による前記半導体素子の消費電力測定値が所定周期毎に入力され、
   前記消費電力測定値が第１の切り替え基準電力設定値以上の時、前記半導体素子のゲートに供給するゲート電流を、第１のゲート電流設定値を上限として、測定前のゲート電流に所定量を増加した電流とし、
   前記消費電力測定値が第２の切り替え基準電力設定値以下の時、前記半導体素子のゲートに供給するゲート電流を、第２のゲート電流設定値を下限として、測定前のゲート電流に所定量を減少した電流とする、よう構成された請求項８に記載の半導体素子の駆動回路。
10. 前記ゲート制御手段は、
    前記電力検出手段による前記半導体素子の消費電力測定値が入力され、
    前記消費電力測定値が上限基準電力設定値以上の時以後において前記半導体素子の駆動を停止する、よう構成された請求項８または９に記載の半導体素子の駆動回路。
11. 前記半導体素子は、ゲートにｐ型領域またはショットキー電極を有しており、
    前記動作状態検出手段は、前記半導体素子の入力−出力端子間電圧を測定する電圧検出手段と、
    前記半導体素子の出力電流を測定する電流検出手段と、
    前記電圧検出手段からの入力−出力間電圧の電圧測定値と、前記電流検出手段からの出力電流の電流測定値とにより、前記半導体素子の消費電力を測定する電力検出手段と、で構成され、
    前記ゲート制御手段は、
    前記電圧検出手段による電圧測定値が切り替え基準電圧設定値を少なくとも超えた時、前記電流検出手段による電流測定値が切り替え基準電流設定値を少なくとも超えた時、または前記電力検出手段による消費電力測定値が切り替え基準電力設定値を少なくとも超えた時、のいずれかの時において前記半導体素子のゲートに供給する電流を制御するよう構成された請求項１に記載の半導体素子の駆動回路。
12. 前記ゲート制御手段は、
    前記電圧検出手段による前記半導体素子の入力−出力端子間電圧の電圧測定値、前記電流検出手段による前記半導体素子の出力電流の電流測定値、および前記電力検出手段による前記半導体素子の消費電力測定値が入力され、
    前記電圧測定値が切り替え基準電圧設定値以上の時、前記半導体素子のゲートに供給するゲート電流を、第１のゲート電流設定値を上限として、測定前のゲート電流に所定量を増加した電流とする第１の動作、前記電流測定値が切り替え基準電流設定値以上の時、前記半導体素子のゲートに供給するゲート電流を、第２のゲート電流設定値を上限として、測定前のゲート電流に所定量を増加した電流とする第２の動作、または前記消費電力測定値が第１の切り替え基準電力設定値以上の時、前記半導体素子のゲートに供給するゲート電流を、第３のゲート電流設定値を上限として、測定前のゲート電流に所定量を増加した電流とする第３の動作、のいずれかの動作をゲート電流の大きさにより選択して実施するためのセレクタを有し、
    前記セレクタの選択動作に関係なく、前記消費電力測定値が第２の切り替え基準電力設定値以下の時、前記半導体素子のゲートに供給するゲート電流を、第４のゲート電流設定値を下限として、測定前のゲート電流に所定量を減少した電流とする、よう構成された請求項１１に記載の半導体素子の駆動回路。
13. 前記ゲート制御手段は、
    前記電圧測定値が上限基準電圧設定値以上の時以降、前記電流測定値が上限基準電流設定値以上の時以後、および前記消費電力測定値が上限基準電力設定値以上の時以後においては、前記半導体素子の駆動を停止する、よう構成された請求項１１または１２に記載の半導体素子の駆動回路。
14. 前記半導体素子は、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴである請求項１乃至１３のいずれか一項に記載の半導体素子の駆動回路。
15. 請求項１乃至１４に記載の半導体素子の駆動回路および前記駆動回路により駆動制御される半導体素子を具備する半導体装置。

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