JP5780489B2 - ゲート駆動回路 - Google Patents

Description

本発明は、スイッチング素子のゲートを駆動するゲート駆動回路に関する。

ＧａＮデバイスは、既存のＳｉデバイスをはるかに凌駕するポテンシャルを持つため、その実用化が待ち望まれている。しかし、通常のＧａＮＦＥＴは、ノーマリオン型であるため、マイナス電源が必要である。

一方、ノーマリオフ型のＧａＮＦＥＴは、非常に作製が困難である。また、ノーマリオフ型ＧａＮＦＥＴは、しきい値電圧が＋１Ｖ程度であり、既存のＳｉＭＯＳＦＥＴに比べてしきい値電圧が非常に低い（問題点１）。

また、ノーマリオフ型ＧａＮＦＥＴでは、ゲート・ソース間がＳｉＭＯＳＦＥＴのような絶縁構造ではなく、大きな電圧を印加すると、大電流が流れてしまうダイオード特性を示す。このため、ゲートへ大電圧を印加時すると、ノーマリオフ型ＧａＮＦＥＴが破壊し易くなる（問題点２）。

即ち、ノーマリオフ型ＧａＮＦＥＴには、既存のＳｉＭＯＳＦＥＴ（IGBT（絶縁ゲートバイポーラトランジスタ））用のゲート駆動回路をそのまま使用することができず、ノーマリオフ型のＧａＮＦＥＴ専用のドライブ回路が必要である。

また、問題点１について、ターンオフ時間を短縮するためには、しきい値電圧より充分低い電圧を印加する必要がある。しきい値電圧（＋１Ｖ）より充分低い電圧、即ち０Ｖより低いマイナス電圧を印加する必要がある。しかし、デバイスがノーマリオフ化できても、マイナス電源が必要になるのは好ましくない。

また、問題点２についてターンオン時間を短縮するには、しきい値電圧より充分高い電圧を印加する必要がある（本質的には電圧値ではなく瞬間的な大電流が必要である。電流値を稼ぐために電圧が高いほうが好都合である）。しかし、ＳｉＭＯＳＦＥＴのような１０Ｖ以上の高電圧をノーマリオフ型ＧａＮＦＥＴのゲートに印加することはできない。

そこで、問題点１と問題点２とを同時に解決する案として、図８（ａ）〜図８（ｃ）に示すように、通常のＭＯＳＦＥＴのドライブ回路でのゲート抵抗を挿入する個所に、コンデンサＣ１と抵抗Ｒ１とのＣＲ並列回路を適用する方式がある。

２０１０−５１１６５号公報

しかしながら、この方式では、図８に示すように、スイッチングの周波数やデューティ比が変化すると、スイッチング素子のターンオンする直前の負電圧値Ｐ１，Ｐ２，Ｐ３も同時に変化するので、ターンオン時のスイッチング特性（スイッチング時間）が変動してしまう。

また、ターンオフ期間中に負電圧がゲートに印加され安定したターンオフ状態を期待できる半面、内蔵ダイオードを持たないＧａＮＦＥＴにおいては、図９に示すように、回生動作時（第三象限）に大きな電圧降下、電力損失（導通損失）を発生する。

また、周波数やデューティがある範囲で限定できれば、上記２つの問題点は抵抗とコンデンサとの値をうまく選び、ゲート電圧をゼロボルトに戻してから回生動作やターンオンをさせることで回避可能である。しかしながら、条件が限定される上に、しきい値電圧の低さに起因するノイズによる誤動作に弱くなる。

本発明は、ターンオン時のスイッチング特性が変動せず、電力損失を発生せずにスイッチング素子を安定してターンオンさせることができるゲート駆動回路を提供することにある。

本発明は、ドレインとソースとゲートとを有し且つワイドバンドギャップ半導体からなるノーマリオフ型スイッチング素子のゲートに制御回路からの制御信号を印加することによりスイッチング素子をオンオフ駆動させるゲート駆動回路であって、制御回路とスイッチング素子の前記ゲートとの間に接続され、第1のコンデンサと第1の抵抗との直列回路と、さらに直列回路と並列に接続されたノーマリ―オン型スイッチング素子を備え、
ノーマリ―オン型スイッチング素子のドレインは制御回路に接続され、ソースはノーマリ―オフ型スイッチング素子のゲートに接続され、ゲートはノーマリ―オフ型スイッチング素子の前記ソースと前記制御回路のＧＮＤとの接続点に接続されていることを特徴とする。

本発明によれば、ノーマリ―オン型スイッチング素子は、制御信号のオフ信号に対して遅延させてスイッチング素子のゲートとソースとの間を短絡するため、第１のコンデンサに蓄えられていた電荷は、第１の抵抗とノーマリ―オン型スイッチング素子を介して短絡手段を通しても放電されるので、ターンオン時のスイッチング特性が変動せず、電力損失を発生せずにスイッチング素子を安定してターンオンさせることができる。
また、制御信号のオン信号が入力されると、第１のコンデンサと第１の抵抗との直列回路から瞬間的な大電流が流され、ノーマリ―オン型スイッチング素子からは、ノーマリ―オフ型スイッチング素子のゲート電圧の上昇に応じてゲートバイアス電流を減じて流すので、余剰なバイアス電流を流すことなく、最適なバイアス駆動を行うことができる。

実施例１のゲート駆動回路の回路構成図及び各スイッチング素子のゲート特性図である。 実施例１のゲート駆動回路のシーケンス図である。 実施例２のゲート駆動回路の回路構成図及び各スイッチング素子のゲート特性図である。 実施例２のゲート駆動回路のシーケンス図である。 実施例３のゲート駆動回路の回路構成図及び各スイッチング素子のゲート特性図である。 実施例３のゲート駆動回路のシーケンス図である。 従来のゲート駆動回路の回路構成図である。 従来のゲート駆動回路の周波数やデューティの変化によりターンオン特性が変動する様子を示す図である。 ＧａＮＦＥＴの電圧対電流の特性を示す図である。

以下、本発明の実施の形態に係るゲート駆動回路を説明する。

図１（ａ）は、本発明の実施例１のゲート駆動回路の回路構成図である。図１（ａ）に示すゲート駆動回路１において、ゲート駆動回路の両端には、制御回路に相当するパルス信号回路Ｖ１が接続されている。
また、図１（ｂ）は本発明の実施例１のゲート駆動回路の各スイッチング素子のゲート特性図を示す。実施例１においては、スイッチング素子Ｑ１よりスイッチング素子Ｑ２のゲート電圧閾値の絶対値は高く設定されている。

スイッチング素子Ｑ１は、ノーマリ―オフ型ＧａＮＦＥＴからなり、ゲートとドレインとソースとを有している。スイッチング素子Ｑ１のゲートとパルス信号回路Ｖ１との接続点との間には、コンデンサＣ１と抵抗Ｒ１とのＣＲ直列回路が接続される。

パルス信号回路Ｖ１からはパルス信号Ｖｉｎが出力され、コンデンサＣ１と抵抗Ｒ１とのＣＲ直列回路を介してスイッチング素子Ｑ１のゲートに印加されるようになっている。

また、実施例１のゲート駆動回路１は、ＣＲ直列回路と並列にスイッチング素子Ｑ２を接続している。スイッチング素子Ｑ２はノーマリオン型スイッチング素子からなり、ドレインはゲート駆動回路１に接続され、ソースはスイッチング素子Ｑ１のゲートに接続される。スイッチング素子Ｑ２のゲートは、ゲート駆動回路１のＧＮＤとスイッチング素子Ｑ１のソースとの接続点に接続されている。

スイッチング素子Ｑ２は、コンデンサＣ１と抵抗Ｒ１とのＣＲ直列回路におけるコンデンサＣ１の電荷を引き抜くと同時にスイッチング素子Ｑ１のゲート・ソース間を短絡するもので、スイッチング素子Ｑ１のオン期間ではインピーダンスを持っているか又はオフ状態であるが、スイッチング素子Ｑ１をオフしたタイミングにおいてオン状態に移行する。
さらに、スイッチング素子Ｑ１をオンしている期間中のスイッチング素子Ｑ２のソース・ゲート間電圧−Ｖｇ２は、スイッチング素子Ｑ１のゲート電圧Ｖｇ１と同電圧となる。
従って、図１（ｂ）のゲート電圧対ドレイン電流特性に示すように、ゲート電圧Ｖｇ１の上昇と共にソース・ゲート間電圧−Ｖｇ２はカットオフ電流となる閾電圧｜Ｖｇ２（ｔｈ）｜に近づき、スイッチング素子Ｑ２は、スイッチング素子Ｑ１のゲートをバイアスする電流を減少させることになる。すなわち、スイッチング素子Ｑ１のゲートに流れるバイアス電流の過大な駆動電流を制限する。

図２は、本発明の実施例１のゲート駆動回路１のシーケンス図である。図２に、パルス信号回路Ｖ１から出力されるパルス信号Ｖｉｎ、スイッチング素子Ｑ１のゲート電圧Ｖｇ１（＝スイッチング素子Ｑ２のソース・ゲート間電圧−Ｖｇ２でもある）、スイッチング素子Ｑ１のドレイン電圧Ｖｄｓ、スイッチング素子Ｑ２のドレイン電流Ｉｄｓ２を示す。
図２の時刻ｔ０〜ｔ２期間は、パルス信号回路Ｖ１からのパルス信号Ｖｉｎがゲート駆動回路１に入力されている。

ここで、時刻ｔ０〜ｔ１間のソース・ゲート間電圧−Ｖｇ２は、スイッチング素子Ｑ２の閾電圧Ｖｇ２（ｔｈ）よりも絶対値の電圧が高いため、ドレイン電流Ｉｄｓ２は流れない。
時刻ｔ１〜ｔ２間の期間は閾電圧Ｖｇ２（ｔｈ）よりも絶対値の電圧が低くなるのでドレイン電流Ｉｄｓ２は流れ、スイッチング素子Ｑ１のゲート電流となり、バイアスする。
従って、スイッチング素子Ｑ１のゲート電圧よりも、スイッチング素子Ｑ２のソース・ゲート間電圧の閾電圧を高い値に選定することで、スイッチング素子Ｑ１のゲート電流、すなわちバイアス電流を設定することができる。
なお、時刻ｔ０時点でのスイッチング素子Ｑ１のゲート電圧は、スイッチング素子Ｑ２のソース・ゲート間電圧の閾電圧まで達していないため、スイッチング素子Ｑ２のドレイン電流が時刻ｔ０の瞬間のみ流れている。
また、スイッチング素子Ｑ１のオン期間である時刻ｔ０〜ｔ２間において、負電位にバイアスされる外来ノイズがあっても、スイッチング素子Ｑ２のソース・ゲート間電圧の絶対値を下げる方向になるので、スイッチング素子Ｑ１を安定にオン状態を保つことができる。

次に、図２の時刻ｔ２〜ｔ４期間は、パルス信号回路Ｖ１からのパルス信号Ｖｉｎは０Ｖ電圧がゲート駆動回路１に入力され、オフ信号が入力されている。
時刻ｔ２〜ｔ３期間で第１のコンデンサＣ１と第１の抵抗Ｒ１とのＣＲ直列回路における第１のコンデンサＣ１の電荷が放電されている。ここで、時刻ｔ２〜ｔ３期間においてスイッチング素子Ｑ２のゲート電圧Ｖｇｓ２は正極〜０Ｖに印加されるので、スイッチング素子Ｑ２はオン状態になり、第１の抵抗Ｒ１を介して第１のコンデンサＣ１の電荷を放電する。
従って、時刻ｔ２〜ｔ３の期間にドレイン電流Ｉｄｓ２が流れている。
また、時刻ｔ２において、スイッチング素子Ｑ１のゲート電圧は、第１のコンデンサＣ１の充電電圧により負電位にバイアスされるので、ドレイン電圧Ｖｄｓ１は瞬時にオフしているのがわかる。

時刻ｔ３〜ｔ４期間は、スイッチング素子Ｑ２のゲート電圧Ｖｇｓ２の電圧は０Ｖとなっているので、スイッチング素子Ｑ２はオン状態になって、スイッチング素子Ｑ１のゲート・ソース間を短絡する。
このため、図示しないが回生電流が、時刻ｔ３〜ｔ４期間にスイッチング素子のソース・ドレイン間に流れようとした場合には、スイッチング素子Ｑ１のゲート・ソース間電圧が０Ｖであるため、図９に示す第３現象のダイオード動作となって、回生電流を流せることができる。従って、スイッチング素子Ｑ１のゲート・ソース間電圧が負電位にバイアスされた状態よりも損失を低減することができる。
また、スイッチング素子Ｑ１のオフ状態である時刻ｔ２〜ｔ４期間は、負電位にバイアスされるか、ゲート・ソース間が短絡されるかいずれかの状態になるため、外来ノイズがあっても安定にオフ状態を保つことができる。

以上の構成によれば、スイッチング素子Ｑ１のターンオン時には、ＣＲ直列回路の効果により高速なスイッチングとその後のオン動作時には、スイッチング素子Ｑ２のゲート過電流保護が実現される。

スイッチング素子Ｑ１のターンオフ時には、スイッチング素子Ｑ１のゲートに、コンデンサＣ１に蓄えられた電荷（電圧）による負電圧が印加され、スイッチング素子Ｑ１の高速なターンオフが実現される。

また、スイッチング素子Ｑ１をターンオフした時（時刻ｔ２）から経過後の時刻ｔ３に、スイッチング素子Ｑ２をオンさせる。このため、コンデンサＣ１に蓄えられていた電荷は、抵抗Ｒ１に加えてスイッチング素子Ｑ２を通しても放電される。
スイッチング素子Ｑ２が抵抗Ｒ１に比較して十分に低インピーダンスであれば、ターンオフ期間中の極めて短い時間の間にコンデンサＣ１の電荷は、完全に放電される。ターンオンが開始される直前迄に、コンデンサＣ１の電荷を完全放電状態にすることで、周波数、デューティ比に関わらず、スイッチング素子Ｑ１を安定してターンオンさせることができる。

さらに回生動作期間中もこのスイッチング素子Ｑ２がオン状態となっているので、スイッチング素子Ｑ１のゲート・ソース間電圧を安定してゼロボルトとすることで、ノイズにも強く、電力損失の少ない回生動作が実現できる。

また、スイッチング素子Ｑ１とスイッチング素子Ｑ２を同一の基板上の集積回路で構成することにより、素子間のばらつきなどを安定にすることができ、かつ、一体化することができる。

図３は、本発明の実施例２のゲート駆動回路の回路構成図及び各スイッチング素子のゲート特性図である。図３（ａ）に示すゲート駆動回路１ａにおいて、ゲート駆動回路の両端には、制御回路に相当するパルス信号回路Ｖ１が接続されている。
また、図３（ｂ）は本発明の実施例１のゲート駆動回路の各スイッチング素子のゲート特性図を示す。実施例２においては、スイッチング素子Ｑ１よりスイッチング素子Ｑ２のゲート電圧閾値の絶対値は同等かその値以下に設定されることが好ましい。

実施例２の回路構成は、実施例１に対して、上記スイッチング素子のゲート閾値の条件が変更になるほか、抵抗Ｒ２が追加され、抵抗Ｒ２は、ＣＲ直列回路と並列に接続されている。

図４は、本発明の実施例２のゲート駆動回路１ａのシーケンス図である。
実施例２において、スイッチング素子Ｑ１のゲート電流波形は実施例１のシーケンスとほぼ同様になるが、実施例1と異なり、図４の時刻ｔ１〜ｔ２期間において、スイッチング素子Ｑ２のドレイン電流は流れない。
図４に図示しないが、この時刻ｔ１〜ｔ２期間は抵抗Ｒ２を介してスイッチング素子Ｑ１のゲートをバイアスする電流が流れる。

以上のように、実施例２においても実施例１と同様の効果を得ることができる。

図５は、本発明の実施例３のゲート駆動回路の回路構成図及び各スイッチング素子のゲート特性図である。図５（ａ）に示すゲート駆動回路１ｂにおいて、ゲート駆動回路の両端には、制御回路に相当するパルス信号回路Ｖ１が接続されている。
また、図５（ｂ）は本発明の実施例１のゲート駆動回路の各スイッチング素子のゲート特性図を示す。実施例３においては実施例1と同様に、スイッチング素子Ｑ１よりスイッチング素子Ｑ２のゲート電圧閾値の絶対値は高く設定され、好ましくはダイオードＤ１の順方向電圧ＶＦ以上がよい。

本発明の実施例３のゲート駆動回路１ｂは、実施例１に対して、コンデンサＣ２、ダイオードＤ１，Ｄ２が追加されている。また、詳細には、ダイオードＤ２は、ＣＲ直列回路と並列に接続されている。スイッチング素子Ｑ２のソースは、ダイオードＤ１のアノード・カソード間を介してスイッチング素子Ｑ１のゲートに接続され、かつ、追加されたコンデンサＣ２の一方の端子が接続されている。コンデンサＣ２の他方の端子は、スイッチング素子Ｑ２のゲートに接続されている。
なお、ダイオードＤ１、Ｄ２は、ショットキ―バリアダイオードなどの低順方向電圧のダイオードが好ましい。

図６は、本発明の実施例３のゲート駆動回路１ｂのシーケンス図である。
実施例３において、スイッチング素子Ｑ１のオン時のゲート電流波形は実施例１のシーケンスとほぼ同様になる。
しかし、スイッチング素子Ｑ１のオフ時における図６の時刻ｔ２においては、スイッチング素子Ｑ２のドレイン電流は実施例1と異なり少し遅延して電流が流れる。これは、時刻ｔ２においてパルス信号Ｖｉｎが０Ｖになり、コンデンサＣ１の充電電圧による負バイアス電圧がダイオードＤ１を介してスイッチング素子Ｑ２のソースに印加されるが、時刻ｔ２以前に充電されていたコンデンサＣ２の電荷の放電により、スイッチング素子Ｑ２のゲート・ソース間電圧は遅れて印加される。このため、スイッチング素子Ｑ２のオン動作によるＣＲ直列回路のコンデンサＣ１の放電動作は遅延して開始され、スイッチング素子Ｑ１のターンオフ動作は、より速くなる。

但し、時刻ｔ２〜ｔ３期間のＣＲ直列回路のコンデンサＣ１の放電電圧は、ダイオードＤ１の順方向電圧ＶＦ分残留するが、ｔ３〜ｔ４期間を十分得られるＣＲ直列回路のコンデンサＣ１の放電時定数を設定することで、次の時刻ｔ５のターンオン動作を安定にすることが可能である。
また、時刻ｔ２〜ｔ３期間のスイッチング素子Ｑ１のオフ期間は、ダイオードＤ２の順方向電圧でも接続されることとなる。

以上のように、実施例３においては、スイッチング素子Ｑ１のオン期間においては同様の動作波形となるが、スイッチング素子Ｑ１のオフ時にはターンオフ速度をより早めることができ、ターンオフ時の損失を低減することができる。

また、本発明に適用されるスイッチング素子は、ＧａＮＦＥＴだけでなく、ＳｉＣでも良い。また、本発明は、しきい値電圧が低く、絶縁ゲートではないＪＦＥＴ（ジャンクションＦＥＴ）的な挙動を示すデバイスにも適用可能である。

１ ゲート駆動回路
Ｑ１ ノーマリオフ型スイッチング素子
Ｑ２ ノーマリオン型スイッチング素子
Ｃ１、Ｃ２ コンデンサ
Ｄ１、Ｄ２ ダイオード
Ｖ１ パルス信号回路
Ｒ１ 抵抗

Claims (5)

1. ドレインとソースとゲートとを有し且つワイドバンドギャップ半導体からなるノーマリオフ型スイッチング素子の前記ゲートに制御回路からの制御信号を印加することにより前記スイッチング素子をオンオフ駆動させるゲート駆動回路であって、
   前記制御回路と前記スイッチング素子の前記ゲートとの間に接続され、第1のコンデンサと第1の抵抗との直列回路と、
   さらに前記直列回路と並列に接続されたノーマリ―オン型スイッチング素子を備え、
   前記ノーマリ―オン型スイッチング素子のドレインは前記制御回路に接続され、ソースは前記ノーマリオフ型スイッチング素子の前記ゲートに接続され、ゲートは前記ノーマリオフ型スイッチング素子の前記ソースと前記制御回路のＧＮＤとの接続点に接続されていることを特徴とするゲート駆動回路。
2. 前記ノーマリ―オン型のスイッチング素子のゲートしきい電圧の絶対値は、前記ノーマリ
   オフのスイッチング素子のゲートしきい電圧の絶対値よりも高いことを特徴とする請求項１記載のゲート駆動回路。
3. ドレインとソースとゲートとを有し且つワイドバンドギャップ半導体からなるノーマリオフ型スイッチング素子の前記ゲートに制御回路からの制御信号を印加することにより前記スイッチング素子をオンオフ駆動させるゲート駆動回路であって、
   前記制御回路と前記スイッチング素子の前記ゲートとの間に接続され、第1のコンデンサと第1の抵抗とからなる直列回路と、
   さらに前記直列回路と並列に接続されたノーマリ―オン型スイッチング素子と第２の抵抗が並列に接続された並列回路を備え、
   前記ノーマリ―オン型スイッチング素子のドレインは前記制御回路に接続され、ソースは前記ノーマリオフ型スイッチング素子の前記ゲートに接続され、ゲートは前記ノーマリオフ型スイッチング素子の前記ソースと前記制御回路のＧＮＤとの接続点に接続され、
   前記ノーマリ―オン型のスイッチング素子のゲートしきい電圧の絶対値は、前記ノーマリオフのスイッチング素子のゲートしきい電圧の絶対値よりも低いことを特徴とするゲート駆動回路。
4. 前記ノーマリ―オン型のスイッチング素子は、ワイドバンドギャップ半導体からなることを特徴とする請求項１乃至３記載のゲート駆動回路。
5. 前記ノーマリ―オフ型のスイッチング素子と前記ノーマリ―オン型のスイッチング素子とは同一基板上の集積回路で構成されることを特徴とする請求項４記載のゲート駆動回路。

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