JPS62100017A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62100017A JPS62100017A JP60240103A JP24010385A JPS62100017A JP S62100017 A JPS62100017 A JP S62100017A JP 60240103 A JP60240103 A JP 60240103A JP 24010385 A JP24010385 A JP 24010385A JP S62100017 A JPS62100017 A JP S62100017A
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- Japan
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- normally
- photoelectric conversion
- source
- transistor
- gate
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- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、スイッチング装置の受光部となる半導体装
置に関する。
置に関する。
入力端子に信号を入力して回路内のスイ・ノチング素子
（電界効果トランジスタ等）を動作させ、スイッチング
を行うスイッチング装置として、たとえば、第３図に示
したような回路構成のものがある。このものは、電界効
果トランジスタ（以下、「ＦＥＴ」と記す）Ｔｌのゲー
ト・ソース間に第１の光電変換素子Ｐ、が挿入され、こ
の第１の光電変換素子Ｐ、と並列にノーマリィ・オンの
トランジスタＴ３が設けられるとともに、そのゲート・
ソース間に第２の光電変換素子Ｐ２と放電用抵抗Ｒ１が
並列に設けられてなる受光部１１と、前記第１および第
２の光電変換素子Ｐｔ、Ｐｚに光を送る入力側の発光素
子り、とを備えたものである。このようなスイッチング
装置では発光素子Ｌ＋に信号が入力されてこの発光素子
り、が点灯すると、その光によって第１の光電変換素子
Ｐ１に光起電力が発生し、それによってＦ Ｅ Ｔ Ｔ
ｌのソース・ドレイン間がＯＮ状態となる。発光素子
Ｌ１の発光が停止すると、第１の光電変換素子Ｐ１の光
起電力は低下して、ＦＥＴＴ、のソース・ドレイン間は
ＯＦＦ状態となる。このように、このスイッチング装置
は、入力側である発光素子Ｌ１と、出力側であるＦ Ｅ
Ｔ Ｔ ＋ との信号のやりとりが光によって行われ
るようになっているため、入出力両端子間が電気的に絶
縁されている（共通帰線を有しない）必要がある場合な
どに利用価値が高いものである。また、このスイッチン
グ装置では、ノーマリィ・オンのトランジスタＴ３が発
光素子り、の点灯時には開放状態、消灯時には短絡状態
となるので、消灯後も第１の光電変換素子Ｐ、に残る電
荷をすみやかに放電させることができ、このことによっ
て、消灯時にＦ Ｅ Ｔ Ｔ ＋をすみやかに遮断させ
ることが可能となる。しかも、発光素子Ｌ１の光照射が
充分でない場合に、ＦＥＴＴ、がＯＮでもＯＦＦでもな
い４Ｊｅｆｌになるのを防ぐこともできるのである。
（電界効果トランジスタ等）を動作させ、スイッチング
を行うスイッチング装置として、たとえば、第３図に示
したような回路構成のものがある。このものは、電界効
果トランジスタ（以下、「ＦＥＴ」と記す）Ｔｌのゲー
ト・ソース間に第１の光電変換素子Ｐ、が挿入され、こ
の第１の光電変換素子Ｐ、と並列にノーマリィ・オンの
トランジスタＴ３が設けられるとともに、そのゲート・
ソース間に第２の光電変換素子Ｐ２と放電用抵抗Ｒ１が
並列に設けられてなる受光部１１と、前記第１および第
２の光電変換素子Ｐｔ、Ｐｚに光を送る入力側の発光素
子り、とを備えたものである。このようなスイッチング
装置では発光素子Ｌ＋に信号が入力されてこの発光素子
り、が点灯すると、その光によって第１の光電変換素子
Ｐ１に光起電力が発生し、それによってＦ Ｅ Ｔ Ｔ
ｌのソース・ドレイン間がＯＮ状態となる。発光素子
Ｌ１の発光が停止すると、第１の光電変換素子Ｐ１の光
起電力は低下して、ＦＥＴＴ、のソース・ドレイン間は
ＯＦＦ状態となる。このように、このスイッチング装置
は、入力側である発光素子Ｌ１と、出力側であるＦ Ｅ
Ｔ Ｔ ＋ との信号のやりとりが光によって行われ
るようになっているため、入出力両端子間が電気的に絶
縁されている（共通帰線を有しない）必要がある場合な
どに利用価値が高いものである。また、このスイッチン
グ装置では、ノーマリィ・オンのトランジスタＴ３が発
光素子り、の点灯時には開放状態、消灯時には短絡状態
となるので、消灯後も第１の光電変換素子Ｐ、に残る電
荷をすみやかに放電させることができ、このことによっ
て、消灯時にＦ Ｅ Ｔ Ｔ ＋をすみやかに遮断させ
ることが可能となる。しかも、発光素子Ｌ１の光照射が
充分でない場合に、ＦＥＴＴ、がＯＮでもＯＦＦでもな
い４Ｊｅｆｌになるのを防ぐこともできるのである。
以上のように、第３図のスイッチング装置は動作が迅速
、確実で信頼性の高いものであるので、このスイッチン
グ装置の特性を生かして、より便利なスイッチング装置
を構成できる半導体装置が望まれている。
、確実で信頼性の高いものであるので、このスイッチン
グ装置の特性を生かして、より便利なスイッチング装置
を構成できる半導体装置が望まれている。
この発明は、動作が迅速、確実で信頼性が高く、しかも
、より便利なスイッチング装置を構成できる半導体装置
を提供することを目的としている〔発明の開示〕 以上の目的を達成するため、第１の発明は、ノーマリィ
・オフ型の電界効果トランジスタとノーマリィ・オン型
の電界効果トランジスタとが、互いのゲート同士および
ソース同士をつなぐように接続されているとともに、こ
のゲート・ソース間には第１の光電変換素子とノーマリ
ィ・オンのトランジスタとが並列に挿入されており、こ
のノーマリィ・オンのトランジスタのゲート・ソース間
に第２の光電変換素子と放電用抵抗とが並列に設けられ
てなる回路を備え、スイッチング装置の受光部となる半
導体装置を、第２の発明は、ノーマリィ・オフ型の電界
効果トランジスタとノーマリィ・オン型の電界効果トラ
ンジスタとが、互いのゲート同士およびソース同士をつ
なぐように接続されているとともに、このゲート・ソー
ス間には第１の光電変換素子とノーマリィ・オンのトラ
ンジスタとが並列に挿入されており、このノーマリィ・
オンのトランジスタのゲート・ソース間に第２の光電変
換素子と放電用抵抗とが並列に設けられてなる回路を備
え、前記２つの電界効果トランジスタのうち、少なくと
も一方が半導体基板上に絶縁層分離によって作られた分
離島上に形成されていて、これによって、前記各素子の
うち、少なくともこの２つの電界効果トランジスタが同
一の半導体基板上に形成されており、スイッチング装置
の受光部となる半導体装置を、それぞれ要旨としている
。
、より便利なスイッチング装置を構成できる半導体装置
を提供することを目的としている〔発明の開示〕 以上の目的を達成するため、第１の発明は、ノーマリィ
・オフ型の電界効果トランジスタとノーマリィ・オン型
の電界効果トランジスタとが、互いのゲート同士および
ソース同士をつなぐように接続されているとともに、こ
のゲート・ソース間には第１の光電変換素子とノーマリ
ィ・オンのトランジスタとが並列に挿入されており、こ
のノーマリィ・オンのトランジスタのゲート・ソース間
に第２の光電変換素子と放電用抵抗とが並列に設けられ
てなる回路を備え、スイッチング装置の受光部となる半
導体装置を、第２の発明は、ノーマリィ・オフ型の電界
効果トランジスタとノーマリィ・オン型の電界効果トラ
ンジスタとが、互いのゲート同士およびソース同士をつ
なぐように接続されているとともに、このゲート・ソー
ス間には第１の光電変換素子とノーマリィ・オンのトラ
ンジスタとが並列に挿入されており、このノーマリィ・
オンのトランジスタのゲート・ソース間に第２の光電変
換素子と放電用抵抗とが並列に設けられてなる回路を備
え、前記２つの電界効果トランジスタのうち、少なくと
も一方が半導体基板上に絶縁層分離によって作られた分
離島上に形成されていて、これによって、前記各素子の
うち、少なくともこの２つの電界効果トランジスタが同
一の半導体基板上に形成されており、スイッチング装置
の受光部となる半導体装置を、それぞれ要旨としている
。
まず、第１の発明について、その一実施例をあられす第
１図にもとづいて、くわしく説明する。
１図にもとづいて、くわしく説明する。
図にみるように、ノーマリィ・オフ型のＦＥＴＴ、と、
ノーマリィ・オン型のＦ Ｅ Ｔ Ｔ ｚとが、互いの
ゲート同士およびソース同士をつなくようにして接続さ
れている。このようなノーマリィ・オフ型のＦ Ｅ Ｔ
Ｔ ＋ とノーマリィ・オン型のＦＥＴＴ２との組み
合わせとしては、種々のもが考えられるが、例えば、Ｍ
ＯＳＦＥＴの場合には、ノーマリィ・オフ型のＦＥＴＴ
ｌ としてＮチャネルのエンハンスメント型のものを使
用し、かつ、ノーマリィ・オン型のＦ Ｅ Ｔ Ｔ ｚ
としてＰチャネルのデプレション型のものを使用する組
み合わせ等があげられる。
ノーマリィ・オン型のＦ Ｅ Ｔ Ｔ ｚとが、互いの
ゲート同士およびソース同士をつなくようにして接続さ
れている。このようなノーマリィ・オフ型のＦ Ｅ Ｔ
Ｔ ＋ とノーマリィ・オン型のＦＥＴＴ２との組み
合わせとしては、種々のもが考えられるが、例えば、Ｍ
ＯＳＦＥＴの場合には、ノーマリィ・オフ型のＦＥＴＴ
ｌ としてＮチャネルのエンハンスメント型のものを使
用し、かつ、ノーマリィ・オン型のＦ Ｅ Ｔ Ｔ ｚ
としてＰチャネルのデプレション型のものを使用する組
み合わせ等があげられる。
以上のような２つのＦＥＴ’ｒ’＋ 、Ｔｚの共通のゲ
ート・ソース間には、第１の光電変換素子Ｐ。
ート・ソース間には、第１の光電変換素子Ｐ。
とノーマリィ・オンのトランジスタＴ、とが並列に接続
されている。そして、このノーマリィ・オンのトランジ
スタＴ３のゲート・ソース間に第２の光電変換素子Ｐ２
と放電用抵抗Ｒ１とが並列に接続されることで、この発
明は構成されている。
されている。そして、このノーマリィ・オンのトランジ
スタＴ３のゲート・ソース間に第２の光電変換素子Ｐ２
と放電用抵抗Ｒ１とが並列に接続されることで、この発
明は構成されている。
図の実施例では、第１および第２の光電変換素子ｐ、、
ｐｚが、共に複数の光電変換素子を直列に接続した光電
変換素子アレイとなっているが、これは、２つのＦＥＴ
Ｔ＋ 、Ｔｚやノーマリィ・オンのトランジスタＴ３を
作動させるのに充分な光起電力を得るためのものである
。したがって、光電変換素子が１つでも充分な光起電力
が得られる場合には、図のように光電変換素子アレイと
する必要はない。しかしながら、薄膜形成や拡散等によ
って他の素子と同一の半導体基板上に形成されるような
光電変換素子では、充分な光起電力を得るために、光電
変換素子アレイを形成するのが一般的である。
ｐｚが、共に複数の光電変換素子を直列に接続した光電
変換素子アレイとなっているが、これは、２つのＦＥＴ
Ｔ＋ 、Ｔｚやノーマリィ・オンのトランジスタＴ３を
作動させるのに充分な光起電力を得るためのものである
。したがって、光電変換素子が１つでも充分な光起電力
が得られる場合には、図のように光電変換素子アレイと
する必要はない。しかしながら、薄膜形成や拡散等によ
って他の素子と同一の半導体基板上に形成されるような
光電変換素子では、充分な光起電力を得るために、光電
変換素子アレイを形成するのが一般的である。
以上のようなこの発明の半導体装置の動作は、つぎのよ
うである。
うである。
入力側に信号が入っていないときには、図中１点鎖線で
示した発光素子Ｌ 、は点灯せず、したがって、第１の
光電変換素子Ｐ、は光起電力を発生しない。この状態で
はノーマリィ・オフ型のＦＥＴＴ、は、そのソース・ド
レイン間（ＳＤ＋間）がＯＦＦになっており、逆に、ノ
ーマリィ・オン型のＦＥＴＴ２は、そのソース・ドレイ
ン間（Ｓ−Ｄ、間）がＯＮになっている。
示した発光素子Ｌ 、は点灯せず、したがって、第１の
光電変換素子Ｐ、は光起電力を発生しない。この状態で
はノーマリィ・オフ型のＦＥＴＴ、は、そのソース・ド
レイン間（ＳＤ＋間）がＯＦＦになっており、逆に、ノ
ーマリィ・オン型のＦＥＴＴ２は、そのソース・ドレイ
ン間（Ｓ−Ｄ、間）がＯＮになっている。
入力側に信号を入力すると、発光素子Ｌ＋ は点灯し、
これによって第１の光電変換素子Ｐ、に光起電力が発生
し、これが２つのＦＥＴＴ、、Ｔ２の共通のゲートに人
力される。この状態になると、ノーマリィ・オフ型のＦ
Ｅ Ｔ Ｔ ＋ は、そのソース・ドレイン間（Ｓ−
Ｄ、間）がＯＮになり、ノーマリィ・オン型のＦ Ｅ
Ｔ Ｔ ｚはそのソース・ドレイン間（Ｓ−Ｄ２間）が
ＯＦＦになる。なお、このとき、発光素子Ｌ１からの光
は、第２の光電変換素子Ｐ２にも照射されており、これ
によって第２の光電変換素子Ｐ２に光起電力が発生して
ノーマリィ・オンのトランジスタＴ３はＯＦＦとなって
いる。
これによって第１の光電変換素子Ｐ、に光起電力が発生
し、これが２つのＦＥＴＴ、、Ｔ２の共通のゲートに人
力される。この状態になると、ノーマリィ・オフ型のＦ
Ｅ Ｔ Ｔ ＋ は、そのソース・ドレイン間（Ｓ−
Ｄ、間）がＯＮになり、ノーマリィ・オン型のＦ Ｅ
Ｔ Ｔ ｚはそのソース・ドレイン間（Ｓ−Ｄ２間）が
ＯＦＦになる。なお、このとき、発光素子Ｌ１からの光
は、第２の光電変換素子Ｐ２にも照射されており、これ
によって第２の光電変換素子Ｐ２に光起電力が発生して
ノーマリィ・オンのトランジスタＴ３はＯＦＦとなって
いる。
入力側への信号の入力をやめると、発光素子Ｌ１は再び
消灯し、第１および第２の光電変換素子Ｐ、、Ｐ、は光
起電力を発生しなくなる。
消灯し、第１および第２の光電変換素子Ｐ、、Ｐ、は光
起電力を発生しなくなる。
第１の光電変換素子Ｐ＋が光起電力を発生しなくなると
、再び２つのＦＥＴＴ＋ 、Ｔ２は状態が切換ねり、ノ
ーマリィ・オフ型のＦＥＴＴ、はそのソース・ドレイン
間（Ｓ−Ｄ、間）がＯＦ Ｆに、ノーマリィ・オン型の
Ｆ Ｅ Ｔ Ｔ ｚはそのソース・ドレイン間（Ｓ−Ｄ
２間）がＯＮになる。このとき、この発明では、第２の
光電変換素子Ｐ２も光起電力を発生しなくなるので、ノ
ーマリィ・オンのトランジスタＴ３は、そのソース・ド
レイン間がＯＮ（短絡状態）となり、並列に接続された
第１の光電変換素子Ｐ、にたまった電荷をすみやかに放
電させることができる。そして、このことによって、発
光素子Ｌ１の消灯後に、前記ノーマリィ・オフ型のＦＥ
ＴＴ、をＯＮからＯＦＦに、ノーマリィ・オン型のＦＥ
ＴＴ！をＯＦＦからＯＮに、それぞれ、すみやかに切り
換えることができるようになる。また、このようなノー
マリィ・オンのトランジスタＴ３や第２の光電変換素子
Ｐ２を設けることによって、第３図の回路と同様に、２
つのＦＥＴＴ＋ 、ＴｚがＯＮでもＯＦＦでもない状態
になるのを防ぐこともできるのである。
、再び２つのＦＥＴＴ＋ 、Ｔ２は状態が切換ねり、ノ
ーマリィ・オフ型のＦＥＴＴ、はそのソース・ドレイン
間（Ｓ−Ｄ、間）がＯＦ Ｆに、ノーマリィ・オン型の
Ｆ Ｅ Ｔ Ｔ ｚはそのソース・ドレイン間（Ｓ−Ｄ
２間）がＯＮになる。このとき、この発明では、第２の
光電変換素子Ｐ２も光起電力を発生しなくなるので、ノ
ーマリィ・オンのトランジスタＴ３は、そのソース・ド
レイン間がＯＮ（短絡状態）となり、並列に接続された
第１の光電変換素子Ｐ、にたまった電荷をすみやかに放
電させることができる。そして、このことによって、発
光素子Ｌ１の消灯後に、前記ノーマリィ・オフ型のＦＥ
ＴＴ、をＯＮからＯＦＦに、ノーマリィ・オン型のＦＥ
ＴＴ！をＯＦＦからＯＮに、それぞれ、すみやかに切り
換えることができるようになる。また、このようなノー
マリィ・オンのトランジスタＴ３や第２の光電変換素子
Ｐ２を設けることによって、第３図の回路と同様に、２
つのＦＥＴＴ＋ 、ＴｚがＯＮでもＯＦＦでもない状態
になるのを防ぐこともできるのである。
また、放電用抵抗Ｒ８は、第２の光電変換素子Ｐ２にた
まった電荷を放電させるためのものである以上のように
、この発明の半導体装置は、動作が迅速２確実で信頬性
が高いものである。そして、それと同時に、ノーマリィ
・オフ型のＦ ＥＴＴ、のソース・ドレイン間（Ｓ−Ｄ
、間）をいわばＡ接点、ノーマリィ・オン型のＦ Ｅ
Ｔ Ｔ ｚのソース・ドレイン間（Ｓ Ｄｚ間）をい
わばＢ接点として、通常の有接点リレーとほぼ同様の使
い方ができるため、１つの接点しかもたない第３図のも
のにくらべてより便利なスイッチング装置を構成するこ
とが可能となる。
まった電荷を放電させるためのものである以上のように
、この発明の半導体装置は、動作が迅速２確実で信頬性
が高いものである。そして、それと同時に、ノーマリィ
・オフ型のＦ ＥＴＴ、のソース・ドレイン間（Ｓ−Ｄ
、間）をいわばＡ接点、ノーマリィ・オン型のＦ Ｅ
Ｔ Ｔ ｚのソース・ドレイン間（Ｓ Ｄｚ間）をい
わばＢ接点として、通常の有接点リレーとほぼ同様の使
い方ができるため、１つの接点しかもたない第３図のも
のにくらべてより便利なスイッチング装置を構成するこ
とが可能となる。
つぎに、第２の発明について、その一実施例の要部をあ
られず第２図にもとづいて、くわしく説明する。
られず第２図にもとづいて、くわしく説明する。
この発明の全体の回路構成は、先の第１の発明と同じで
ある。したがって、この発明の半導体装置でも、動作が
迅速、確実で信頼性が高く、かつ、Ａ、Ｂ両接点として
利用できて便利であるという点は、先の発明と同様であ
る。
ある。したがって、この発明の半導体装置でも、動作が
迅速、確実で信頼性が高く、かつ、Ａ、Ｂ両接点として
利用できて便利であるという点は、先の発明と同様であ
る。
そして、この発明では、さらに、少なくとも２つのＦＥ
ＴＴ＋ 、Ｔｚを同一の半導体基板上に実装可能にした
という点で、より便利なものとなっている。
ＴＴ＋ 、Ｔｚを同一の半導体基板上に実装可能にした
という点で、より便利なものとなっている。
すなわち、図にみるように、Ｎ型（第１導電型）の半導
体基板ｌ上に絶縁層２によって分離されたＰ型（第２導
電型）の分離島３が形成されている。半導体基板１表面
には、不純物を拡散して２層４が形成されており、この
２層４内には、さらに、その表面に、不純物を拡散して
Ｎ層５が形成されている。そして、このＮ層５と、半導
体基板１とをつなぐような位置に、絶縁層を介して電極
６が形成されていて、この電極６をゲート（Ｇ）、Ｎ層
５をソース（Ｓ）、半導体基板１をドレイン（Ｄ、）と
して、二重拡散型絶縁ゲートＦＥＴすなわちノーマリィ
・オフ型のＦ Ｅ Ｔ Ｔ Ｉが形成されている。
体基板ｌ上に絶縁層２によって分離されたＰ型（第２導
電型）の分離島３が形成されている。半導体基板１表面
には、不純物を拡散して２層４が形成されており、この
２層４内には、さらに、その表面に、不純物を拡散して
Ｎ層５が形成されている。そして、このＮ層５と、半導
体基板１とをつなぐような位置に、絶縁層を介して電極
６が形成されていて、この電極６をゲート（Ｇ）、Ｎ層
５をソース（Ｓ）、半導体基板１をドレイン（Ｄ、）と
して、二重拡散型絶縁ゲートＦＥＴすなわちノーマリィ
・オフ型のＦ Ｅ Ｔ Ｔ Ｉが形成されている。
一方、分離島３表面には、不純物を拡散してＮ層７が形
成されており、このＮ層７内には、さらに、その表面に
、不純物を拡散して２層８が形成されている。分離島３
表面には、この分離島３と２層８とをつなぐような位置
に、絶縁層を介して電極９が形成されている。そして、
この電極９をゲート（Ｇ） 、２層８をソース（Ｓ）、
分離島３をドレイン（Ｄ２）として、先のものと同様に
、二重拡散型絶縁ゲートＦＥＴが形成されるのであるが
、ここでは、図にみるように、分離島３と２層８との間
にＰチャネル１０が形成されており、これによって、こ
の部分はＰチャネル・デプレションＦＥＴ、すなわち、
ノーマリィ・オン型のＦＥ Ｔ Ｔ ２となるのである
。
成されており、このＮ層７内には、さらに、その表面に
、不純物を拡散して２層８が形成されている。分離島３
表面には、この分離島３と２層８とをつなぐような位置
に、絶縁層を介して電極９が形成されている。そして、
この電極９をゲート（Ｇ） 、２層８をソース（Ｓ）、
分離島３をドレイン（Ｄ２）として、先のものと同様に
、二重拡散型絶縁ゲートＦＥＴが形成されるのであるが
、ここでは、図にみるように、分離島３と２層８との間
にＰチャネル１０が形成されており、これによって、こ
の部分はＰチャネル・デプレションＦＥＴ、すなわち、
ノーマリィ・オン型のＦＥ Ｔ Ｔ ２となるのである
。
以上のようなＦ Ｅ Ｔ Ｔ ＋ 、 Ｔ ｚは、図に
みるように、それぞれのゲート（Ｇ）が接続されており
、また、ソース（Ｓ）も図には示していない位置で互い
に接続されるようになっている。そして、発光素子り、
が発光していないときには、ノーマリィ・オフ型のＦＥ
ＴＴ 、のソース・ドレイン間（Ｓ−Ｄ、間）はＯＦＦ
であり、ノーマリィ・オン型のＦＥＴＴ２のソース・ド
レイン間（ＳＤ２間）は前記Ｐチャネル１０によってつ
ながれてＯＮになっている。
みるように、それぞれのゲート（Ｇ）が接続されており
、また、ソース（Ｓ）も図には示していない位置で互い
に接続されるようになっている。そして、発光素子り、
が発光していないときには、ノーマリィ・オフ型のＦＥ
ＴＴ 、のソース・ドレイン間（Ｓ−Ｄ、間）はＯＦＦ
であり、ノーマリィ・オン型のＦＥＴＴ２のソース・ド
レイン間（ＳＤ２間）は前記Ｐチャネル１０によってつ
ながれてＯＮになっている。
また、人力信号によって発光素子り、が発光し、これに
よって、光電変換素子Ｐ、に光起電力が発生したときに
は、この光起電力による電圧が前記ゲート（Ｇ）に印加
される。ゲート（Ｇ）に電圧が印加されると、ノーマリ
ィ・オフ型のＦＥＴＴ、では、２層４の電極６に臨む部
分４ａが反転してチャネルが形成され、これによって、
ソース・ドレイン間（ｓ ＤＩ 間）がＯＮ状態とな
る。
よって、光電変換素子Ｐ、に光起電力が発生したときに
は、この光起電力による電圧が前記ゲート（Ｇ）に印加
される。ゲート（Ｇ）に電圧が印加されると、ノーマリ
ィ・オフ型のＦＥＴＴ、では、２層４の電極６に臨む部
分４ａが反転してチャネルが形成され、これによって、
ソース・ドレイン間（ｓ ＤＩ 間）がＯＮ状態とな
る。
ノーマリィ・オン型のＦＥＴＴ２ではＰチャネル１０が
反転して、これによってソース・ドレイン間（Ｓ Ｄ
ｚ間）がＯＦＦ状態となるのである。
反転して、これによってソース・ドレイン間（Ｓ Ｄ
ｚ間）がＯＦＦ状態となるのである。
以上のように、この発明では、２つのＦＥＴＴ１、Ｔ２
のうち、少なくとも一方を、半導体基板１上に形成され
た分離島３上に設けるようになっているため、この２つ
のＦ Ｅ Ｔ Ｔ Ｉ、 Ｔ ｚがそのゲートおよび
ソース以外で電気的な接触を持つことはなく、両者の間
は、電気的に完全に分離されている。このため、図の実
施例のように、ＦＥＴが二重拡散型で半導体基板自体を
もその一部（ドレイン）として使い、しかも、２つのＦ
ＥＴの電気特性が互いに逆であるような場合であっても
、ＦＥＴＴ、、Ｔ、が互いに影響し合ったり、素子中に
寄生素子が発生する恐れもない。このことは、他の素子
についても同様であって、この２つのＦＥＴＴ、、Ｔ２
が形成された同じ半導体基板上に、第１や第２の光電変
換素子ＰＩ、Ｐ２あるいは、ノーマリィ・オンのトラン
ジスタＴ３等を搭載する場合には、その半導体基板上に
、搭載する素子の数だけの分離島を形成しておいて、そ
れぞれの分離島の上に各素子を形成するようにすればよ
い。
のうち、少なくとも一方を、半導体基板１上に形成され
た分離島３上に設けるようになっているため、この２つ
のＦ Ｅ Ｔ Ｔ Ｉ、 Ｔ ｚがそのゲートおよび
ソース以外で電気的な接触を持つことはなく、両者の間
は、電気的に完全に分離されている。このため、図の実
施例のように、ＦＥＴが二重拡散型で半導体基板自体を
もその一部（ドレイン）として使い、しかも、２つのＦ
ＥＴの電気特性が互いに逆であるような場合であっても
、ＦＥＴＴ、、Ｔ、が互いに影響し合ったり、素子中に
寄生素子が発生する恐れもない。このことは、他の素子
についても同様であって、この２つのＦＥＴＴ、、Ｔ２
が形成された同じ半導体基板上に、第１や第２の光電変
換素子ＰＩ、Ｐ２あるいは、ノーマリィ・オンのトラン
ジスタＴ３等を搭載する場合には、その半導体基板上に
、搭載する素子の数だけの分離島を形成しておいて、そ
れぞれの分離島の上に各素子を形成するようにすればよ
い。
また、ＦＥＴが二重拡散型でない通常のＦＥＴであって
、半導体基板を素子の一部として使用しないものであっ
ても、この発明のように、少なくとも、一方を分離島上
に形成すれば、同様の効果が得られることは、いうまで
もない。なお、図の実施例では、ノーマリィ・オン型の
ＦＥＴＴ２のみを分離島上に形成していたが、これは、
逆であってもよい。また、両方がそれぞれ別の分離島上
に形成されるようであってもよいが、通常は、いずれか
一方が分離島上に形成されていれば充分にその目的を達
成できるのである。また、図の実施例ではＮ型の半導体
基板を使用しているため、第１導電型がＮ型で第２導電
型がＰ型であったが、Ｐ型の半導体基板を使用した場合
には、第１導電型がＰ型で第２導電型がＮ型になること
はいうまでもない。
、半導体基板を素子の一部として使用しないものであっ
ても、この発明のように、少なくとも、一方を分離島上
に形成すれば、同様の効果が得られることは、いうまで
もない。なお、図の実施例では、ノーマリィ・オン型の
ＦＥＴＴ２のみを分離島上に形成していたが、これは、
逆であってもよい。また、両方がそれぞれ別の分離島上
に形成されるようであってもよいが、通常は、いずれか
一方が分離島上に形成されていれば充分にその目的を達
成できるのである。また、図の実施例ではＮ型の半導体
基板を使用しているため、第１導電型がＮ型で第２導電
型がＰ型であったが、Ｐ型の半導体基板を使用した場合
には、第１導電型がＰ型で第２導電型がＮ型になること
はいうまでもない。
以上のように、この発明の半導体装置では、電気特性が
逆である２つのＦＥＴを互いに影響を及ぼし合うことが
ないようにして、同一基板上に実装可能としているため
、第３図の回路に比べて素子がふえたにもかかわらず、
部品数をふやすことがなく、しかも、Ａ、Ｂ両接点の使
用をも可能としており、より便利なものとなっている。
逆である２つのＦＥＴを互いに影響を及ぼし合うことが
ないようにして、同一基板上に実装可能としているため
、第３図の回路に比べて素子がふえたにもかかわらず、
部品数をふやすことがなく、しかも、Ａ、Ｂ両接点の使
用をも可能としており、より便利なものとなっている。
第１および第２の発明の半導体装置は、以上のように構
成されており、動作が迅速、確実で信顛性が高い回路を
備え、かつ、ノーマリィ・オフ型のＦＢＴと、ノーマリ
ィ・オン型のＦＥＴとを同時に動作させるようになって
いるため、これら２つのＦＥＴを、いわば、有接点リレ
ーのＡ接点とＢ接点のように使用でき、より便利なもの
となっている。しかも、第２の発明のように、前記２つ
のＦＥＴを同一基板上に形成するようにすれば、部品を
ふやさずに、この発明にかかる回路を実現できるため、
より、便利なものとなる。
成されており、動作が迅速、確実で信顛性が高い回路を
備え、かつ、ノーマリィ・オフ型のＦＢＴと、ノーマリ
ィ・オン型のＦＥＴとを同時に動作させるようになって
いるため、これら２つのＦＥＴを、いわば、有接点リレ
ーのＡ接点とＢ接点のように使用でき、より便利なもの
となっている。しかも、第２の発明のように、前記２つ
のＦＥＴを同一基板上に形成するようにすれば、部品を
ふやさずに、この発明にかかる回路を実現できるため、
より、便利なものとなる。
第１図は第１の発明の一実施例をあられす回路図、第２
図は第２の発明の一実施例の要部の構造をあられす説明
図、第３図は従来例をあられす回路図である。 Ｔ１・・・ノーマリィ・オフ型のＦＥＴ Ｔｚ・・・
ノーマリィ・オン型のＦＥＴ Ｐ、、ｐｚ・・・光電
変換素子 Ｒ１・・・放電用抵抗 １・・・半導体基板
２・・・絶縁層 ３・・・分離島 代理人 弁理士 松 本 武 彦 第１図 Ｔフ 第２図
図は第２の発明の一実施例の要部の構造をあられす説明
図、第３図は従来例をあられす回路図である。 Ｔ１・・・ノーマリィ・オフ型のＦＥＴ Ｔｚ・・・
ノーマリィ・オン型のＦＥＴ Ｐ、、ｐｚ・・・光電
変換素子 Ｒ１・・・放電用抵抗 １・・・半導体基板
２・・・絶縁層 ３・・・分離島 代理人 弁理士 松 本 武 彦 第１図 Ｔフ 第２図
Claims (2)
- （１）ノーマリィ・オフ型の電界効果トランジスタとノ
ーマリィ・オン型の電界効果トランジスタとが、互いの
ゲート同士およびソース同士をつなぐように接続されて
いるとともに、このゲート・ソース間には第１の光電変
換素子とノーマリィ・オンのトランジスタとが並列に挿
入されており、このノーマリィ・オンのトランジスタの
ゲート・ソース間に第２の光電変換素子と放電用抵抗と
が並列に設けられてなる回路を備え、スイッチング装置
の受光部となる半導体装置。 - （２）ノーマリィ・オフ型の電界効果トランジスタとノ
ーマリィ・オン型の電界効果トランジスタとが、互いの
ゲート同士およびソース同士をつなぐように接続されて
いるとともに、このゲート・ソース間には第１の光電変
換素子とノーマリィ・オンのトランジスタとが並列に挿
入されており、このノーマリィ・オンのトランジスタの
ゲート・ソース間に第２の光電変換素子と放電用抵抗と
が並列に設けられてなる回路を備え、前記２つの電界効
果トランジスタのうち、少なくとも一方が半導体基板上
に絶縁層分離によって作られた分離島上に形成されてい
て、これによって、前記各素子のうち、少なくともこの
２つの電界効果トランジスタが同一の半導体基板上に形
成されており、スイッチング装置の受光部となる半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60240103A JPS62100017A (ja) | 1985-10-25 | 1985-10-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60240103A JPS62100017A (ja) | 1985-10-25 | 1985-10-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62100017A true JPS62100017A (ja) | 1987-05-09 |
Family
ID=17054532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60240103A Pending JPS62100017A (ja) | 1985-10-25 | 1985-10-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62100017A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05114847A (ja) * | 1991-03-26 | 1993-05-07 | American Teleph & Telegr Co <Att> | 半導体リレー |
| JP2013059189A (ja) * | 2011-09-08 | 2013-03-28 | Sanken Electric Co Ltd | ゲート駆動回路 |
-
1985
- 1985-10-25 JP JP60240103A patent/JPS62100017A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05114847A (ja) * | 1991-03-26 | 1993-05-07 | American Teleph & Telegr Co <Att> | 半導体リレー |
| JP2013059189A (ja) * | 2011-09-08 | 2013-03-28 | Sanken Electric Co Ltd | ゲート駆動回路 |
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