JP2821667B2 - 集積回路チップ - Google Patents
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Description
うちの何れか一つを単一の出力端子に接続するためにマ
ルチプレクサで使用されている様な半導体スイッチを有
する集積回路(IC)チップに関するものであり、特
に、所謂漏電保護装置付きの過電圧スイッチに関するも
のである。
しばらくの間、商業的に供給されてきた。この様なスイ
ッチは、典型的には、スイッチの入力端子(時には出力
端子)に過度の電圧が印加された場合に自動的に開く様
に配置されており、これによって、そのスイッチが接続
されている装置に過電圧が到達してこの過電圧がその装
置に損傷を与えるのを防止している。
直列接続されたMOSFETを含んでいる。例えば、こ
れらのMOSFETは、1個のNチャネルMOSFET
と、1個のPチャネルMOSFETと、もう1個のNチ
ャネルMOSFETとを、この順序で含んでいる。
行技術の装置は合理的に都合よく機能するが、これらに
はいくつかの不都合がある。そのうちの一つは、今まで
に使用されてきた回路では、一部の電圧源への逆電流に
よって引き起こされる様な問題を防止するために、ダイ
オードを含む補助素子及び追加のMOSFETが必要で
あるということである。
とするので、製造コストが増大する。また、これらの補
助素子は、ある点でスイッチの性能を低下させる。先行
技術にはこれらの不都合及び更に他の不都合が存在して
いるので、先行技術の設計に伴うこれらの問題を回避す
るかまたは最小にするために、改良されたスイッチの設
計を提供することが望まれていた。
ップでは、直列に接続されている複数のMOSFETを
含む過電圧スイッチが集積回路チップに形成されてお
り、各MOSFETは集積回路チップの他の総ての部分
から電気的に分離されていて各MOSFETに対応して
いる槽中に配置されている。
れると共に、各々の槽が供給電圧とは無関係で各MOS
FETはチップの電圧源からも分離されている。従っ
て、基板と電圧源との間に補助のダイオードやそれに関
連するMOS回路を具備していなくても、過電圧スイッ
チ中のMOSFETが過電圧状態の電圧源に付随して絶
縁破壊されることはない。
おり商業的に利用可能なタイプのマルチプレクサ10が
ブロック図形式で示されている。この装置は8個の入力
端子S1−S8を含んでおり、入力端子S1−S8の各
々は対応するスイッチ12A−12Hの一方の端子に接
続されている。スイッチ12A−12Hの他方の端子
は、総て一緒に単一の出力端子Dに接続されている。
せず)内における一般的な論理回路によって、導通また
は非導通(つまり、閉じられるかまたは開かれるか)に
される。この論理回路は、ピンA0、A1、A2に印加
されるディジタルコード信号に応答する。イネーブル端
子ENが設けられており、図示されていない端子を介し
て電圧源がチップに接続されている。ディジタルコード
信号で決められた通りに、一時には1個のスイッチしか
導通しない。
一つの簡略化された回路図である。このスイッチは、直
列接続された3個のMOSFET20、22、24を含
んでいる。第1及び第3のMOSFETはNチャネルM
OSFET20、24であり、中央のMOSFETはP
チャネルMOSFET22である。スイッチの入力端子
Sは、第1のNチャネルMOSFET20のソース電極
に接続されている。
極は、このNチャネルMOSFET20のバックゲート
(つまり「バルク」)と、次のPチャネルMOSFET
22のソース電極とに接続されている。PチャネルMO
SFET22のバックゲートは浮遊しており、このPチ
ャネルMOSFET22のドレイン電極は第3のNチャ
ネルMOSFET24のソース電極及びバックゲートに
接続されている。第3のNチャネルMOSFET24の
ドレイン電極が、今度はスイッチの出力端子Dに接続さ
れている。
ト電極30、34は、互いに接続されており且つ制御端
子Nに接続されている。PチャネルMOSFET22の
ゲート電極32は、第2の制御端子Pに接続されてい
る。制御端子N、Pへの制御信号は、印加されたディジ
タルコード信号に応答するチップ中の論理回路によって
決定される。従って、事実上、論理回路の信号が、マル
チプレクサ10中のスイッチ12A−12Hのうちで導
通させるべき一つを選択する。
号は、チップの電圧源から得られる+15ボルトか−1
5ボルトかの何れかである。そして、これらの制御信号
は、一方が+15ボルトである場合は他方が−15ボル
トであるという様に、相補的である。制御端子Nへの制
御信号が+15ボルトである場合に、NチャネルMOS
FET20、24が導通する。
り、PチャネルMOSFET22のゲート電極32にお
けるこの電圧がPチャネルMOSFET22を導通させ
る。この結果、3個のMOSFET20、22、24の
総てが導通し、そのスイッチが「閉じられ」て、入力信
号が入力端子Sから出力端子Dへ伝達され得るというこ
とになる。
チの抵抗RONは、ゼロにはならないが、(例えば100
オーム程度と)非常に低くなる。この結果、出力端子D
に接続されているA/Dコンバータの様な装置へそのス
イッチを介して非常に少ない損失で、信号が容易に伝達
され得る。
−15ボルトの場合は、3個のMOSFET20、2
2、24の総てが非導通になって、そのスイッチが開か
れる。その結果、スイッチの入力端子Sから出力端子D
までの抵抗が極端に高く(典型的にはメグオームに)な
り、そのスイッチを介して信号が伝達されるのを事実上
阻止する。
酸化シリコン)42を有しているシリコン基板40を含
むチップが示されている。酸化物42上には別のシリコ
ン層44が形成されており、このシリコン層44には酸
化物42に達する垂直なトレンチ46がエッチングによ
って設けられている。トレンチ46は酸化物で埋められ
ており、これによって、各々にMOSFET20、2
2、24の夫々一つが形成されており電気的に分離され
ている槽50、52、54が区切られている。
ば、1994年2月4日にK.Yallup等によって
出願されて本願の譲受け人に譲渡された米国特許願第0
8/192,162号に記載されている様な工程によっ
て形成することができる。
2、24のソース電極、ドレイン電極及びゲート電極を
示している。槽50、52、54は、これらのMOSF
ET20、22、24のバックゲートとして作用する。
図2、3は、3個のMOSFET20、22、24を直
列に接続している導電性の相互結線60も示している。
また、相互結線60は、MOSFET20のドレイン電
極をそのバックゲートに接続しており、MOSFET2
4のソース電極をそのバックゲートに接続している。
クゲートへの接続のために、外側の槽50、54にP+
拡散層が設けられている。中央のPチャネルMOSFE
T22のバックゲートは、回路の何れの部分にも未接続
のままであり、従って、浮遊している。
ゲート電極30の電圧(+15ボルト)に達する大きさ
の過電圧が入力端子Sに印加されると、最初のMOSF
ET20が非導通にされてこのMOSFET20を介す
る導通を阻止する。つまり、スイッチが開き、それによ
って、出力端子Dやこの出力端子Dに接続されている何
れの装置にもその過電圧が到達するのを阻止する。
5ボルトに達する過電圧が出力端子Dに印加されると、
この過電圧がもう一方のNチャネルMOSFET24を
非導通にし、これによって、スイッチを開いて、入力端
子Sに接続されている何れの装置にもその過電圧が到達
するの阻止することが分かる。
ャネルMOSFET22のゲート電極32の電圧(−1
5ボルト)に達する大きさの負の過電圧が入力端子Sに
印加されると、PチャネルMOSFET22が非導通に
されてこのスイッチを介する導通を阻止する。つまり、
このスイッチが開く。スイッチの出力端子Dに負の過電
圧が印加されても、同様の結果になる。PチャネルMO
SFET22が能力を喪失すれば、スイッチも回路を開
く。
クゲートがPチャネルMOSFET22の夫々ソース電
極及びドレイン電極に接続されているので、Nチャネル
MOSFET20、24のどちらかが「スナップバッ
ク」するのを阻止している。逆バイアス下でコレクタ/
ベース接合がなだれ降伏し、且つこのなだれ降伏の結果
としてP型バックゲートの抵抗を通って流れる電流がN
チャネルMOSFET20、24に内在している横方向
寄生NPNバイポーラトランジスタを導通させるのに十
分な電圧を発生させた場合に、上述のスナップバックが
生じる。
のバックゲートは浮遊のままである。MOSFET2
0、22、24のこの様な配置によって、総てのバック
ゲートが電圧源から独立しており、MOSFET20、
22、24が過電圧状態の電圧源に付随して絶縁破壊さ
れることはない。この配置は、電圧源に対する分離用の
ダイオード及びMOSFETを不要にし、そのために、
ダイ領域の省略を含む付随的な利点をも有している。
22、24の数は、スイッチのソース−ドレイン間の絶
縁破壊を決定し、各MOSFET20、22、24の絶
縁破壊は、ウェハの製造工程及び装置の配置によって決
定される。
ン間の絶縁破壊(つまり、装置の数)か、または、製造
過程中に得られた酸化物の絶縁破壊電圧によって決定さ
れるソース−電圧源間の絶縁破壊かのどちらによって決
定される。従って、製造過程中に得られた酸化物の絶縁
破壊電圧に限界を有している直列の装置の数によって、
保護のレベルを設定することができる。
クゲートは負の電圧源に結線されていないので、閾値電
圧についてのバックゲート効果が低減されており、その
結果、NチャネルMOSFET20、24の導通時の抵
抗が低減されて、スイッチの全体的な導通時の抵抗RON
を低くしている。
ッチアップに対する耐性を与えると共に、非導通チャネ
ルを分離する(つまり、非選択スイッチを提供する)。
その結果、マルチプレクサ10のスイッチ12A−12
Hを互いに近接させて配置させることができ、ダイ領域
を顕著に削減することができる。
ダイオードの様ないかなる装置も不要であるので、駆動
能力が高く、その部分が動作する速度を向上させてい
る。バックゲートの接続によるNチャネルMOSFET
20、24の閾値電圧の低減と、シリコン基板40と電
圧源との間におけるダイオードを不要にしたこととの組
み合わせによって、スイッチ12A−12Hが動作する
信号の範囲が拡大している。
ルチプレクサ10中における様に一群のスイッチ12A
−12H中で使用することができ、ダイ領域を顕著に削
減することができる。
明してきたが、この実施例は本発明を説明するためのも
のであり、特許の付与を請求されている本発明を更に実
施するうちに当業者によって多くの変更が可能であるこ
とが明白であるので、この実施例が本発明の範囲を必然
的に限定していると解釈してはならない。
と電圧源との間に補助のダイオードやそれに関連するM
OS回路を具備していなくても、過電圧スイッチ中のM
OSFETが過電圧状態の電圧源に付随して絶縁破壊さ
れることはないので、製造コストが低く、過電圧スイッ
チの性能も高い。
メント(縮尺に一致していない)の断面図である。
の平面図である。
Claims (11)
- 【請求項1】 入力端子及び出力端子を有するスイッチ
が形成されており、このスイッチが接続される装置に過
電圧状態が損傷を与える可能性がある用途で使用される
集積回路チップにおいて、 前記入力端子と前記出力端子との間で直列に接続されて
いる複数のMOSトランジスタが形成されている半導体
材料と、 少なくとも1個のNチャネルトランジスタと少なくとも
1個のPチャネルトランジスタとを含んでいる前記MO
Sトランジスタと、 制御端子手段と、 前記MOSトランジスタを非導通及び導通にしてこれら
のMOSトランジスタを通る回路を開閉するために、前
記制御端子手段に印加される制御信号に応答する手段
と、 前記入力端子に印加された電圧が所定の過電圧レベルに
到達する時に前記MOSトランジスタの少なくとも一つ
を非導通にするために、前記MOSトランジスタが導通
状態であり且つ前記入力端子に過電圧が印加された時に
動作可能な手段と、 各々が前記MOSトランジスタの少なくとも対応する一
つのためのものである複数の分離槽を設定するために前
記集積回路チップの一部を形成している分離手段とを具
備する集積回路チップ。 - 【請求項2】 前記MOSトランジスタの少なくとも一
つを非導通にするために、前記出力端子に印加される所
定の過電圧に応答する手段を含んでいる請求項1記載の
集積回路チップ。 - 【請求項3】 前記集積回路チップに対する供給電圧に
対して予め固定された関係を前記所定の過電圧が有して
いる請求項1記載の集積回路チップ。 - 【請求項4】 前記入力端子から前記出力端子へ向かう
場合でも逆の場合でも前記MOSトランジスタの順序及
び配置が同じである様に、前記MOSトランジスタが対
称に配置されている請求項1記載の集積回路チップ。 - 【請求項5】 前記MOSトランジスタの総てに対して
分離槽が夫々形成されている請求項1記載の集積回路チ
ップ。 - 【請求項6】 前記集積回路チップが、基板と、酸化物
層と、前記酸化物層から離間している上面を有する半導
体材料層とがこの順序になっている多層構造であり、 前記上面から前記酸化物層に達するトレンチが前記半導
体材料層に形成されており、 前記トレンチが酸化物で埋められており且つ夫々の前記
MOSトランジスタの前記分離槽を形成するために機能
している請求項1記載の集積回路チップ。 - 【請求項7】 前記MOSトランジスタがソース電極、
ドレイン電極及びバックゲートを有しており、 前記MOSトランジスタの少なくともいくつかに、その
MOSトランジスタの前記バックゲートを前記ソース電
極または前記ドレイン電極に接続する手段が設けられて
いる請求項1記載の集積回路チップ。 - 【請求項8】 前記Nチャネルトランジスタの前記バッ
クゲートと、このNチャネルトランジスタと直列になっ
ている隣接の前記Pチャネルトランジスタの前記ソース
電極及び前記ドレイン電極のうちの一方との間の結線
を、前記Nチャネルトランジスタが有している請求項7
記載の集積回路チップ。 - 【請求項9】 前記Nチャネルトランジスタと前記Pチ
ャネルトランジスタとが交互に配置されており、 2個の前記Nチャネルトランジスタがそれらの間の前記
Pチャネルトランジスタの夫々前記ソース電極及び前記
ドレイン電極に接続されている請求項8記載の集積回路
チップ。 - 【請求項10】 前記Nチャネルトランジスタの前記バ
ックゲートと前記Pチャネルトランジスタの夫々前記ソ
ース電極及び前記ドレイン電極との間の結線が前記Nチ
ャネルトランジスタの各々に設けられている請求項9記
載の集積回路チップ。 - 【請求項11】 前記Pチャネルトランジスタがバック
ゲートを有しており、このバックゲートが浮遊している
請求項1記載の集積回路チップ。
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