JP2755686B2 - 半導体装置の保護回路 - Google Patents
半導体装置の保護回路Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置の保護回路に関し、特に半導体
装置内の低電位電源端子の電位より、さらに電位が低く
なることがあるような外部電源端子を持つ半導体装置の
保護回路に関する。
装置内の低電位電源端子の電位より、さらに電位が低く
なることがあるような外部電源端子を持つ半導体装置の
保護回路に関する。
（従来の技術） 従来、液晶等の表示用素子を駆動させる半導体装置
（以下、液晶駆動用半導体装置と称する）というものが
ある。この液晶駆動用半導体装置では、内部ロジック部
での演算結果を、液晶駆動端子を介して出力し、液晶等
を点灯させて表示する。また、表示の必要がない場合に
は、低消費電力化や、液晶の延命を図るため、液晶等の
消灯がなされるように構成されている。
（以下、液晶駆動用半導体装置と称する）というものが
ある。この液晶駆動用半導体装置では、内部ロジック部
での演算結果を、液晶駆動端子を介して出力し、液晶等
を点灯させて表示する。また、表示の必要がない場合に
は、低消費電力化や、液晶の延命を図るため、液晶等の
消灯がなされるように構成されている。
以下、図面を参照して、上記従来の液晶駆動用半導体
装置、およびこれに設けられている保護回路について説
明する。
装置、およびこれに設けられている保護回路について説
明する。
第４図は、液晶駆動用半導体装置の平面図である。
第４図に示すように、半導体チップ201には、外部電
源端子として、装置の高電位電源、および低電位電源
（内部ロジック用電源）が、それぞれ印加される高電位
電源端子VDD、および内部ロジック用電源端子VSSが設け
られている。また、これとは別に、バッファ用電源（液
晶駆動用電源）の印加される液晶駆動用電源端子VLCも
設けられている。さらに、液晶駆動端子LC11〜LC1n、お
よびLC21〜LC2nが、それぞれ設けられている。
源端子として、装置の高電位電源、および低電位電源
（内部ロジック用電源）が、それぞれ印加される高電位
電源端子VDD、および内部ロジック用電源端子VSSが設け
られている。また、これとは別に、バッファ用電源（液
晶駆動用電源）の印加される液晶駆動用電源端子VLCも
設けられている。さらに、液晶駆動端子LC11〜LC1n、お
よびLC21〜LC2nが、それぞれ設けられている。
このような液晶駆動用半導体装置では、通常の半導体
装置とは異なり、演算結果を、目視にて確認できれば良
い。したがって、高速動作の必要はなく、内部ロジック
部においては低電圧動作が可能である。
装置とは異なり、演算結果を、目視にて確認できれば良
い。したがって、高速動作の必要はなく、内部ロジック
部においては低電圧動作が可能である。
しかしながら、液晶等の表示用素子を点灯させるため
には、内部ロジック部を動作させるよりも、大きい電位
差が必要である。
には、内部ロジック部を動作させるよりも、大きい電位
差が必要である。
そこで、第４図に示すように、高電位電源端子VDDを
一点で共通に接続し、内部ロジック用電源端子VSSと、
液晶駆動電源端子VLCとに分けて、それぞれに適正な電
位を、電源202a、202bによって供給するこにより、低消
費電力化を図っている。
一点で共通に接続し、内部ロジック用電源端子VSSと、
液晶駆動電源端子VLCとに分けて、それぞれに適正な電
位を、電源202a、202bによって供給するこにより、低消
費電力化を図っている。
ところが、液晶駆動用半導体装置では、上述したよう
に、液晶表示の必要がない場合、液晶が消灯されるよう
になっている。このような液晶等の消灯時、液晶駆動用
電源端子VLCの電位は、高電位電源端子VDDとほぼ同じ程
度の電位まで上昇する。一方、液晶等の点灯時には、内
部ロジック部電源端子VSSよりも電位が低くなる。この
ような点から、現在、液晶駆動用半導体装置の内部の、
特に液晶駆動用電源端子VLC部における外部サージの保
護回路には、第５図の回路図に示すようなものが用いら
れている。例えば液晶駆動電源端子VLCの電位が、低電
位電源端子VSSの電位よりも低くなった場合に、通常、
外部電源端子部と、低電位電源VSSとの間に挿入されて
いるｎチャネル型MOSFETを設けると、これに貫通電流が
流れ、該液晶駆動用半導体装置を破壊に至らしめてしま
う。よって、現在の液晶駆動用半導体装置の保護回路で
は、液晶駆動用電源端子VLCと、低電位電源端子VSSとの
間に設けられているｎチャネル型MOSFETを省略し、液晶
駆動用電源端子VLCと、高電位電源端子VDDとの間にｐチ
ャネル型MOSFET13のみを挿入した保護回路が用いられて
いる。このｐチャネル型MOSFET13のゲート、および基板
には、それぞれ高電位電源端子VDDの電位が供給されて
いる。
に、液晶表示の必要がない場合、液晶が消灯されるよう
になっている。このような液晶等の消灯時、液晶駆動用
電源端子VLCの電位は、高電位電源端子VDDとほぼ同じ程
度の電位まで上昇する。一方、液晶等の点灯時には、内
部ロジック部電源端子VSSよりも電位が低くなる。この
ような点から、現在、液晶駆動用半導体装置の内部の、
特に液晶駆動用電源端子VLC部における外部サージの保
護回路には、第５図の回路図に示すようなものが用いら
れている。例えば液晶駆動電源端子VLCの電位が、低電
位電源端子VSSの電位よりも低くなった場合に、通常、
外部電源端子部と、低電位電源VSSとの間に挿入されて
いるｎチャネル型MOSFETを設けると、これに貫通電流が
流れ、該液晶駆動用半導体装置を破壊に至らしめてしま
う。よって、現在の液晶駆動用半導体装置の保護回路で
は、液晶駆動用電源端子VLCと、低電位電源端子VSSとの
間に設けられているｎチャネル型MOSFETを省略し、液晶
駆動用電源端子VLCと、高電位電源端子VDDとの間にｐチ
ャネル型MOSFET13のみを挿入した保護回路が用いられて
いる。このｐチャネル型MOSFET13のゲート、および基板
には、それぞれ高電位電源端子VDDの電位が供給されて
いる。
しかしながら、上記のような保護回路構成であるため
に、ｐチャネルMOSFET13側のみしかサージを逃がす経路
がない。特にVDDをオープンとした場合、液晶駆動用半
導体装置に接続されているロジック用電源VSSまで、半
導体基板内を通して該サージを逃がすしか方法がない。
これでは、基板内を流れる距離も長く、抵抗も高いこと
から、インピーダンスが高くなり、サージを充分に吸収
しきれない。したがって、特にVDDオープンの場合、液
晶駆動用電源端子VLCにサージが印加されると、装置が
静電破壊を起こしやすいという欠点がある。
に、ｐチャネルMOSFET13側のみしかサージを逃がす経路
がない。特にVDDをオープンとした場合、液晶駆動用半
導体装置に接続されているロジック用電源VSSまで、半
導体基板内を通して該サージを逃がすしか方法がない。
これでは、基板内を流れる距離も長く、抵抗も高いこと
から、インピーダンスが高くなり、サージを充分に吸収
しきれない。したがって、特にVDDオープンの場合、液
晶駆動用電源端子VLCにサージが印加されると、装置が
静電破壊を起こしやすいという欠点がある。
また、上記ｐチャネルMOSFET13側のサージを逃がす経
路にあっては、単数の経路しかないために、サージを逃
がすのに時間を要し、やはり、装置が静電破壊を起こし
やすくなっている。
路にあっては、単数の経路しかないために、サージを逃
がすのに時間を要し、やはり、装置が静電破壊を起こし
やすくなっている。
（発明が解決しようとする課題） この発明は上記のような点に鑑みて為されたもので、
特に半導体装置内の低電位電源端子の電位より、さらに
電位が低くなることがあるような外部電源端子を持つ半
導体装置において、上記外部端子に印加されるサージに
よる装置の静電破壊に強い半導体装置の保護回路を提供
することを目的とする。
特に半導体装置内の低電位電源端子の電位より、さらに
電位が低くなることがあるような外部電源端子を持つ半
導体装置において、上記外部端子に印加されるサージに
よる装置の静電破壊に強い半導体装置の保護回路を提供
することを目的とする。
［発明の構成］ （課題を解決するための手段） この発明による半導体装置の保護回路によれば、第１
導電型の第１のMOSFETの電流通路の一端が、第１の電源
端子に接続され、この第１導電型の第１のMOSFETの電流
通路の他端が、これのゲートと、基板と、外部電源端子
である第２の電源端子とに接続され、この第２の電源端
子が、第２導電型の第２のMOSFETの電流通路の一端に接
続され、この第２導電型の第２のMOSFETの電流通路の他
端が、第３の電源端子に接続され、この第２導電型の第
２のMOSFETのゲート、および基板が上記第１の電源端子
に接続されていることを特徴とする。
導電型の第１のMOSFETの電流通路の一端が、第１の電源
端子に接続され、この第１導電型の第１のMOSFETの電流
通路の他端が、これのゲートと、基板と、外部電源端子
である第２の電源端子とに接続され、この第２の電源端
子が、第２導電型の第２のMOSFETの電流通路の一端に接
続され、この第２導電型の第２のMOSFETの電流通路の他
端が、第３の電源端子に接続され、この第２導電型の第
２のMOSFETのゲート、および基板が上記第１の電源端子
に接続されていることを特徴とする。
（作用） 上記のような保護回路によれば、外部電源の端子部に
は、高電位電源、および低電位電源のそれぞれが接続さ
れているので、高電位電源オープン、低電位電源オープ
ンのどちらにおいても、外部電源からのサージを逃す経
路が確保されることから、これが設けられた半導体装置
は、サージによる静電破壊に強くなる。
は、高電位電源、および低電位電源のそれぞれが接続さ
れているので、高電位電源オープン、低電位電源オープ
ンのどちらにおいても、外部電源からのサージを逃す経
路が確保されることから、これが設けられた半導体装置
は、サージによる静電破壊に強くなる。
（実施例） 以下、図面を参照してこの発明の一実施例について説
明する。
明する。
第１図は、この発明の一実施例に係わる保護回路の回
路図である。
路図である。
第１図に示すように、液晶駆動用電源端子VLCと、装
置の高電位電源VDDとの間には、ｎチャネル型MOSFET11
が挿入されている。このｎチャネル型MOSFET11のゲー
ト、およびｐ型ウェル基板には、それぞれ外部電源端
子、すなわち液晶駆動用電源端子VLCの電位が供給され
ている。一方、液晶駆動用電源端子VLCと、装置の低電
位電源VSSとの間には、ｐチャネル型MOSFET12が挿入さ
れている。このｐチャネル型MOSFET12のゲート、および
ｎ型基板には、それぞれ高電位電源端子VDDの電位が供
給されている。
置の高電位電源VDDとの間には、ｎチャネル型MOSFET11
が挿入されている。このｎチャネル型MOSFET11のゲー
ト、およびｐ型ウェル基板には、それぞれ外部電源端
子、すなわち液晶駆動用電源端子VLCの電位が供給され
ている。一方、液晶駆動用電源端子VLCと、装置の低電
位電源VSSとの間には、ｐチャネル型MOSFET12が挿入さ
れている。このｐチャネル型MOSFET12のゲート、および
ｎ型基板には、それぞれ高電位電源端子VDDの電位が供
給されている。
このような構成の液晶駆動用電源端子VLCに接続され
る保護回路であると、液晶駆動用電源端子VLCには、高
電位電源端子VDD、および低電位電源VSSのそれぞれが接
続されている。したがって、高電位電源オープン、低電
位電源オープンのどちらにおいても、外部電源からのサ
ージを逃す経路が確保される。
る保護回路であると、液晶駆動用電源端子VLCには、高
電位電源端子VDD、および低電位電源VSSのそれぞれが接
続されている。したがって、高電位電源オープン、低電
位電源オープンのどちらにおいても、外部電源からのサ
ージを逃す経路が確保される。
以下、第２図に、上記保護回路の構造の一例に係わる
半導体装置の断面図を示し、これを参照して、上記保護
回路の構造について説明する。
半導体装置の断面図を示し、これを参照して、上記保護
回路の構造について説明する。
第２図に示すように、例えばｎ型半導体基板101に
は、ｐ型ウェル領域102が形成されている。このｐ型ウ
ェル領域102内には、保護回路を構成するｎチャネル型M
OSFET11のn+型ソース領域104と、n+型ドレイン領域105
とが形成されている。これらのn+型ソース領域104と、n
+型ドレイン領域105との間のチャネル領域上には、図示
しないゲート絶縁膜を介して、ゲート110が形成されて
いる。さらに、ｐ型ウェル領域102を適当な電位にバイ
アスするための電極取り出し領域としてp+型領域103が
形成されている。一方、ｎ型半導体基板101内には、保
護回路を構成するｐチャネル型MOSFET12のp+型ソース領
域108と、p+型ドレイン領域109とが形成されている。こ
れらのp+型ソース領域108と、p+型ドレイン領域109との
間のチャネル領域上には、図示しないゲート絶縁膜を介
して、ゲート111が形成されている。さらに、ｎ型半導
体基板101を適当な電位にバイアスするための電極取り
出し領域としてn+型領域106、および107が形成されてい
る。
は、ｐ型ウェル領域102が形成されている。このｐ型ウ
ェル領域102内には、保護回路を構成するｎチャネル型M
OSFET11のn+型ソース領域104と、n+型ドレイン領域105
とが形成されている。これらのn+型ソース領域104と、n
+型ドレイン領域105との間のチャネル領域上には、図示
しないゲート絶縁膜を介して、ゲート110が形成されて
いる。さらに、ｐ型ウェル領域102を適当な電位にバイ
アスするための電極取り出し領域としてp+型領域103が
形成されている。一方、ｎ型半導体基板101内には、保
護回路を構成するｐチャネル型MOSFET12のp+型ソース領
域108と、p+型ドレイン領域109とが形成されている。こ
れらのp+型ソース領域108と、p+型ドレイン領域109との
間のチャネル領域上には、図示しないゲート絶縁膜を介
して、ゲート111が形成されている。さらに、ｎ型半導
体基板101を適当な電位にバイアスするための電極取り
出し領域としてn+型領域106、および107が形成されてい
る。
このような保護回路部を構成するMOSFET11、および12
を以下に説明するように結線する。
を以下に説明するように結線する。
まず、ｎチャネル型MOSFET11にあっては、上記ｐ型ウ
ェル領域102のp+型電極取り出し領域103、ｎチャネル型
MOSFET11のn+型ソース領域104、およびゲート110を液晶
駆動用電源端子VLCに接続する。一方、n+型ドレイン領
域105を装置の高電位電源端子VDDに接続する。
ェル領域102のp+型電極取り出し領域103、ｎチャネル型
MOSFET11のn+型ソース領域104、およびゲート110を液晶
駆動用電源端子VLCに接続する。一方、n+型ドレイン領
域105を装置の高電位電源端子VDDに接続する。
また、ｐチャネル型MOSFET12にあっては、上記ｎ型半
導体基板101のn+型電極取り出し領域106、および107、
並びにゲート111を装置の高電位電源端子VDDに接続す
る。また、p+型ソース領域108を装置の液晶駆動用電源
端子VLCに接続する。一方、p+型ドレイン領域109を装置
のロジック用電源端子（低電位電源）VSSに接続する。
導体基板101のn+型電極取り出し領域106、および107、
並びにゲート111を装置の高電位電源端子VDDに接続す
る。また、p+型ソース領域108を装置の液晶駆動用電源
端子VLCに接続する。一方、p+型ドレイン領域109を装置
のロジック用電源端子（低電位電源）VSSに接続する。
次に、上記構成を持つ保護回路におけるサージが逃げ
る経路について説明する。
る経路について説明する。
まず、ロジック用電源端子VSSがオープンの場合につ
いて説明する。
いて説明する。
ロジック用電源端子VSSがオープンで、液晶駆動用電
源端子VLCに正方向のサージが印加されたとする。この
場合、装置の高電位電源端子VDDの電位より、高くなっ
た液晶駆動用電源端子VLCの電位によって、p+型ソース
領域108と、ｎ型半導体基板101とが順方向にバイアスさ
れる。そして、n+型電極取り出し領域107を介して、上
記正方向のサージを高電位電源VDDに逃がす。これとほ
ぼ同時に、p+型電極取り出し領域103を介して、ｐ型ウ
ェル領域102と、ｎ型半導体基板101とが順方向にバイア
スされる。したがって、n+型電極取り出し領域106、お
よび107を介して、上記正方向のサージを高電位電源VDD
に逃がす。さらに、n+型ソース領域104が高電位にバイ
アスされることによって、これをコレクタ、ｐ型ウェル
領域102をベース、n+型ドレイン領域105をエミッタとし
た、第２図に示す寄生トランジスタTr1がオンし、上記
正方向のサージを高電位電源端子VDDに逃がすことがで
きる。
源端子VLCに正方向のサージが印加されたとする。この
場合、装置の高電位電源端子VDDの電位より、高くなっ
た液晶駆動用電源端子VLCの電位によって、p+型ソース
領域108と、ｎ型半導体基板101とが順方向にバイアスさ
れる。そして、n+型電極取り出し領域107を介して、上
記正方向のサージを高電位電源VDDに逃がす。これとほ
ぼ同時に、p+型電極取り出し領域103を介して、ｐ型ウ
ェル領域102と、ｎ型半導体基板101とが順方向にバイア
スされる。したがって、n+型電極取り出し領域106、お
よび107を介して、上記正方向のサージを高電位電源VDD
に逃がす。さらに、n+型ソース領域104が高電位にバイ
アスされることによって、これをコレクタ、ｐ型ウェル
領域102をベース、n+型ドレイン領域105をエミッタとし
た、第２図に示す寄生トランジスタTr1がオンし、上記
正方向のサージを高電位電源端子VDDに逃がすことがで
きる。
次に、ロジック用電源端子VSSがオープンで、液晶駆
動用電源端子VLCに負方向のサージが印加されたとす
る。この場合、装置の高電位電源端子VDDの電位より、
低くなった液晶駆動用電源端子VLCの電位によってn+型
電極取り出し領域107を介して、ｎ型半導体基板101と、
p+型ソース領域108とが逆方向にバイアスされる。さら
に、n+型ドレイン領域105と、ｐ型ウェル領域102とが逆
方向にバイアスされる。これらが非破壊のブレークダウ
ンを起こすと、上記液晶駆動用端子VLCに向かって電流
が流れる。このとき、さらにｐ型ウェル領域102内で
は、上記寄生トランジスタTr1が、今度は第２図中のエ
ミッタと、コレクタとを逆にした形でオンする。また、
これとは別に、第２図中に示す半導体基板101をコレク
タ、ｐ型ウェル領域102をベース、n+型ソース領域104を
エミッタとした寄生トランジスタTr2（バーチカル型）
がオンする。これら寄生トランジスタTr1、およびイン
ピーダンスの低いバーチカル型の寄生トランジスタTr2
による２つの寄生トランジスタがオンすることにより、
負方向のサージを、より急速に逃がすことができる。
動用電源端子VLCに負方向のサージが印加されたとす
る。この場合、装置の高電位電源端子VDDの電位より、
低くなった液晶駆動用電源端子VLCの電位によってn+型
電極取り出し領域107を介して、ｎ型半導体基板101と、
p+型ソース領域108とが逆方向にバイアスされる。さら
に、n+型ドレイン領域105と、ｐ型ウェル領域102とが逆
方向にバイアスされる。これらが非破壊のブレークダウ
ンを起こすと、上記液晶駆動用端子VLCに向かって電流
が流れる。このとき、さらにｐ型ウェル領域102内で
は、上記寄生トランジスタTr1が、今度は第２図中のエ
ミッタと、コレクタとを逆にした形でオンする。また、
これとは別に、第２図中に示す半導体基板101をコレク
タ、ｐ型ウェル領域102をベース、n+型ソース領域104を
エミッタとした寄生トランジスタTr2（バーチカル型）
がオンする。これら寄生トランジスタTr1、およびイン
ピーダンスの低いバーチカル型の寄生トランジスタTr2
による２つの寄生トランジスタがオンすることにより、
負方向のサージを、より急速に逃がすことができる。
次に、高電位電源端子VDDがオープンの場合について
説明する。
説明する。
まず、高電位電源端子VDDがオープンで、液晶駆動用
電源端子VLCに正方向のサージが印加されたとする。こ
の場合、装置のロジック用電源端子VSSの電位より、高
くなった液晶駆動用電源端子VLCの電位によってp+型ソ
ース領域108と、ｎ型半導体基板101とが順方向にバイア
スされる。このとき、第２図中に示す上記p+型ソース領
域108をエミッタ、ｎ型半導体基板101をベース、p+型ド
レイン領域109をコレクタとする寄生トランジスタTr3
の、ベース〜エミッタ間電流として、上記正方向のサー
ジによる電流がｎ型半導体基板101に流れ込む。する
と、p+型ドレイン領域109と、ｎ型半導体基板101とが逆
方向にバイアスされる。そして、これらの間にリーク電
流が流れ始める。このリーク電流が流れ始めると、上記
寄生トランジスタTr3がオンし、上記正方向のサージ
を、ロジック用電源端子VSSに逃がすことができる。
電源端子VLCに正方向のサージが印加されたとする。こ
の場合、装置のロジック用電源端子VSSの電位より、高
くなった液晶駆動用電源端子VLCの電位によってp+型ソ
ース領域108と、ｎ型半導体基板101とが順方向にバイア
スされる。このとき、第２図中に示す上記p+型ソース領
域108をエミッタ、ｎ型半導体基板101をベース、p+型ド
レイン領域109をコレクタとする寄生トランジスタTr3
の、ベース〜エミッタ間電流として、上記正方向のサー
ジによる電流がｎ型半導体基板101に流れ込む。する
と、p+型ドレイン領域109と、ｎ型半導体基板101とが逆
方向にバイアスされる。そして、これらの間にリーク電
流が流れ始める。このリーク電流が流れ始めると、上記
寄生トランジスタTr3がオンし、上記正方向のサージ
を、ロジック用電源端子VSSに逃がすことができる。
次に、高電位電源端子VDDがオープンで、液晶駆動用
電源端子VLCに負方向のサージが印加されたとする。こ
の場合、装置のロジック用電源端子VSSの電位より、低
くなった液晶駆動用電源端子VLCの電位によって上記と
は全く逆の経路で、上記負方向のサージを逃がすことが
できる。
電源端子VLCに負方向のサージが印加されたとする。こ
の場合、装置のロジック用電源端子VSSの電位より、低
くなった液晶駆動用電源端子VLCの電位によって上記と
は全く逆の経路で、上記負方向のサージを逃がすことが
できる。
以上のように、ロジック用電源端子VSSがオープンの
場合には、液晶駆動用電源端子VLCに入ったサージを逃
がす経路が複数となっている。このことから、サージを
短時間で逃がすことができる。しかも、負方向のサージ
を逃がす場合にあっては、複数の経路のうちの一つが、
インピーダンスの低いバーチカル型の寄生トランジスタ
（第２図に示すTr2）を利用したものとなっている。し
たがって、そのサージ吸収の効果は高いものとなる。よ
って、装置が静電破壊を起こしにくくなる。
場合には、液晶駆動用電源端子VLCに入ったサージを逃
がす経路が複数となっている。このことから、サージを
短時間で逃がすことができる。しかも、負方向のサージ
を逃がす場合にあっては、複数の経路のうちの一つが、
インピーダンスの低いバーチカル型の寄生トランジスタ
（第２図に示すTr2）を利用したものとなっている。し
たがって、そのサージ吸収の効果は高いものとなる。よ
って、装置が静電破壊を起こしにくくなる。
さらに、装置の高電位電源VDDがオープンの場合に
は、従来、液晶駆動用電源端子VLCと、ロジック用電源
端子VSSとの間にはなかった保護回路構成用のMOSFETと
して、ｐチャネル型MOSFETが設けられている。このこと
から、液晶駆動用電源端子VLCに近接した場所に、サー
ジを逃がすことのできるロジック用電源端子VSSが存在
するようになる。したがって、高電位電源端子VDDがオ
ープンの場合でも、液晶駆動用電源端子VLCに入ったサ
ージを、急速に逃がすことができる。よって、上記同
様、装置が静電破壊を起こしにくくなる。
は、従来、液晶駆動用電源端子VLCと、ロジック用電源
端子VSSとの間にはなかった保護回路構成用のMOSFETと
して、ｐチャネル型MOSFETが設けられている。このこと
から、液晶駆動用電源端子VLCに近接した場所に、サー
ジを逃がすことのできるロジック用電源端子VSSが存在
するようになる。したがって、高電位電源端子VDDがオ
ープンの場合でも、液晶駆動用電源端子VLCに入ったサ
ージを、急速に逃がすことができる。よって、上記同
様、装置が静電破壊を起こしにくくなる。
このような保護回路を設けた半導体装置の構成は、第
４図に示す従来の構成と同様であるが、第３図の平面図
に示すように、装置の高電位電源VDDと、液晶駆動用電
源端子VLCとの間に可変抵抗203を挿入しても構わない。
このようにすると、液晶駆動用電源端子VLCに印加する
電位の制御性が向上する。この第３図において、各参照
する符号は第４図と対応している。
４図に示す従来の構成と同様であるが、第３図の平面図
に示すように、装置の高電位電源VDDと、液晶駆動用電
源端子VLCとの間に可変抵抗203を挿入しても構わない。
このようにすると、液晶駆動用電源端子VLCに印加する
電位の制御性が向上する。この第３図において、各参照
する符号は第４図と対応している。
［発明の効果］ 以上説明したようにこの発明によれば、特に半導体装
置内の低電位電源端子の電位より、さらに電位が低くな
ることがあるような外部電源端子を持つ半導体装置にお
いて、上記外部端子に印加されるサージによる装置の静
電破壊に強い半導体装置の保護回路が提供される。
置内の低電位電源端子の電位より、さらに電位が低くな
ることがあるような外部電源端子を持つ半導体装置にお
いて、上記外部端子に印加されるサージによる装置の静
電破壊に強い半導体装置の保護回路が提供される。
第１図はこの発明の一実施例に係わる半導体装置の保護
回路の回路図、第２図は上記保護回路の構造の一例を示
す断面図、第３図および第４図は上記保護回路を設けた
半導体装置の平面図、第５図は従来の半導体装置の保護
回路の回路図である。 11……ｎチャネル型MOSFET、12……ｐチャネル型MOSFE
T、13……ｐチャネル型MOSFET、101……ｎ型半導体基
板、102……ｐ型ウェル領域、103……p+型電極取り出し
領域、104……n+型ソース領域、105……n+型ドレイン領
域、106……n+型電極取り出し領域、107……n+型電極取
り出し領域、108……p+型ソース領域、109……p+型ドレ
イン領域、110、111……ゲート、201……半導体チッ
プ、202a、202b……電源、203……可変抵抗、LC11〜LC1
n,LC21〜LC2n……液晶駆動端子。
回路の回路図、第２図は上記保護回路の構造の一例を示
す断面図、第３図および第４図は上記保護回路を設けた
半導体装置の平面図、第５図は従来の半導体装置の保護
回路の回路図である。 11……ｎチャネル型MOSFET、12……ｐチャネル型MOSFE
T、13……ｐチャネル型MOSFET、101……ｎ型半導体基
板、102……ｐ型ウェル領域、103……p+型電極取り出し
領域、104……n+型ソース領域、105……n+型ドレイン領
域、106……n+型電極取り出し領域、107……n+型電極取
り出し領域、108……p+型ソース領域、109……p+型ドレ
イン領域、110、111……ゲート、201……半導体チッ
プ、202a、202b……電源、203……可変抵抗、LC11〜LC1
n,LC21〜LC2n……液晶駆動端子。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/08 H01L 27/04
Claims (1)
- 【請求項１】第１導電型の第１のMOSFETの電流通路の一
端が、第１の電源端子に接続され、この第１導電型の第
１のMOSFETの電流通路の他端が、これのゲートと、基板
と、外部電源端子である第２の電源端子とに接続され、
この第２の電源端子が、第２導電型の第２のMOSFETの電
流通路の一端に接続され、この第２導電型の第２のMOSF
ETの電流通路の他端が、第３の電源端子に接続され、こ
の第２導電型の第２のMOSFETのゲート、および基板が上
記第１の電源端子に接続されていることを特徴とする半
導体装置の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1135195A JP2755686B2 (ja) | 1989-05-29 | 1989-05-29 | 半導体装置の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1135195A JP2755686B2 (ja) | 1989-05-29 | 1989-05-29 | 半導体装置の保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH031569A JPH031569A (ja) | 1991-01-08 |
| JP2755686B2 true JP2755686B2 (ja) | 1998-05-20 |
Family
ID=15146069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1135195A Expired - Fee Related JP2755686B2 (ja) | 1989-05-29 | 1989-05-29 | 半導体装置の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2755686B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5389811A (en) * | 1994-04-14 | 1995-02-14 | Analog Devices, Incorporated | Fault-protected overvoltage switch employing isolated transistor tubs |
-
1989
- 1989-05-29 JP JP1135195A patent/JP2755686B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH031569A (ja) | 1991-01-08 |
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Legal Events
| Date | Code | Title | Description |
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