JPH0494167A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0494167A JPH0494167A JP21122290A JP21122290A JPH0494167A JP H0494167 A JPH0494167 A JP H0494167A JP 21122290 A JP21122290 A JP 21122290A JP 21122290 A JP21122290 A JP 21122290A JP H0494167 A JPH0494167 A JP H0494167A
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- Japan
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- transistor
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- metal wiring
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- 239000002184 metal Substances 0.000 claims abstract description 16
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特にＬＤＤ横遣を適用した
ＭＯ３型半導体集積回路装置の出力端子に加えられる静
電気などの外部サージから装置を保護するための出力ト
ランジスタのレイアウトに関する。
ＭＯ３型半導体集積回路装置の出力端子に加えられる静
電気などの外部サージから装置を保護するための出力ト
ランジスタのレイアウトに関する。
従来のこの種のＭＯ５型半導体集積回路装置のトランジ
スタには、シングルドレイン（ＳＤ）ｒｌＩ造のＭＯＳ
ＦＥＴが使用されていた。出力トランジスタのレイ
アウトは、第３図に示す様に、出力端子へ接続される金
属配ｖＬ５と、ＧＮＤまたは電源配ｌ１２とがゲート電
極４をはさんで交互に拡散層６に接続されている。
スタには、シングルドレイン（ＳＤ）ｒｌＩ造のＭＯＳ
ＦＥＴが使用されていた。出力トランジスタのレイ
アウトは、第３図に示す様に、出力端子へ接続される金
属配ｖＬ５と、ＧＮＤまたは電源配ｌ１２とがゲート電
極４をはさんで交互に拡散層６に接続されている。
尚出力端子へ接続される金属配線５の他に、内部にのび
る金属配線３があり、図中の正方、形はコンタクトホー
ル１を示している。
る金属配線３があり、図中の正方、形はコンタクトホー
ル１を示している。
このような椹遣では、出力端子に高電圧が印加されると
、これに接続されるドレインと半導体基板を含めて、ｎ
ｐ ｎの寄生バイポーラトランジスタ素子として働く
ために、静電気などの外部サージから装置ｆ保調するた
めの必要十分な保護装置となっていた。そのため、Ｅ
Ｓ Ｄ （ｅｌｃｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａ
Ｂｅ）耐圧の設定は、ドレインとその上層の金属配１１
５を接続するコンタクトホールとゲート電ｆｉ４の距離
の最適化で行なわれでいた。この距離は通常のトランジ
スタでのゲート電極−コンタクトホール距離に比べて多
少大きくする程度ですむため、デバイス自体へのスピー
ドの影響もほとんど考慮する必要のない程度であった。
、これに接続されるドレインと半導体基板を含めて、ｎ
ｐ ｎの寄生バイポーラトランジスタ素子として働く
ために、静電気などの外部サージから装置ｆ保調するた
めの必要十分な保護装置となっていた。そのため、Ｅ
Ｓ Ｄ （ｅｌｃｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａ
Ｂｅ）耐圧の設定は、ドレインとその上層の金属配１１
５を接続するコンタクトホールとゲート電ｆｉ４の距離
の最適化で行なわれでいた。この距離は通常のトランジ
スタでのゲート電極−コンタクトホール距離に比べて多
少大きくする程度ですむため、デバイス自体へのスピー
ドの影響もほとんど考慮する必要のない程度であった。
前述した従来のＭＯ３型半導体集積回路装置では、トラ
ンジスタにＳＤ構造のＭＯＳ ＦＥＴにスケーリング
則を適用することで大容量から高性能の超ＬＳＩの製造
を可能にしてきた。しかしながら、この法則も、メガビ
ット級のＭＯＳメモリ製品の開発には限界があることが
明らかになってきた。これは電源電圧がスケーリング則
に従って低電圧化されないことに原因があり、このため
素子内部の電界強度が増加することがらホットキャリア
の発生と促し、ＭＯＳ Ｆ ＥＴ特性に種々の劣化
現象を引き起こすためて・あ−る。
ンジスタにＳＤ構造のＭＯＳ ＦＥＴにスケーリング
則を適用することで大容量から高性能の超ＬＳＩの製造
を可能にしてきた。しかしながら、この法則も、メガビ
ット級のＭＯＳメモリ製品の開発には限界があることが
明らかになってきた。これは電源電圧がスケーリング則
に従って低電圧化されないことに原因があり、このため
素子内部の電界強度が増加することがらホットキャリア
の発生と促し、ＭＯＳ Ｆ ＥＴ特性に種々の劣化
現象を引き起こすためて・あ−る。
この対策として、ＳＤ横構造対しＬ Ｄ Ｄ （Ｌｉｇ
ｈｔｄｏｐｅｄ ｄｒａｉｎ−ｓｏｕｒｃｅ＞構造のＭ
ＯＳ ＦＥＴが適用されるようになってきた、これは
電界の高いドレインの近傍に濃度の低いΩ型領域を設け
たｔＲ造となっており、電界が緩和されるものである。
ｈｔｄｏｐｅｄ ｄｒａｉｎ−ｓｏｕｒｃｅ＞構造のＭ
ＯＳ ＦＥＴが適用されるようになってきた、これは
電界の高いドレインの近傍に濃度の低いΩ型領域を設け
たｔＲ造となっており、電界が緩和されるものである。
しかし、このＬＤＤ楕遣構造ＯＳ ＦＥＴはその特別
なドレイン構造の為、従来のＳＤｉ造ＭＯ３ＦＥＴと比
較してＥＳＤ耐圧が低いということが明らかになってい
る。入力信号端子はゲート電極に接続されるため、ドレ
イン構造の変化に対しＥＳＤ耐圧が影響を受けることは
ないが、出力端子の場合は５出力トランジスタのトレイ
ンに接続されるため、ＥＳＤ耐圧が劣化するという影響
を受け、信頼性上問題がある。これは出方端子に高電圧
が印加されると、出力トランジスタのドしインにその高
電圧が伝わるが、その際しＤＤトランジスタが持つその
特別なｆ１造の為、一部に結晶欠陥等が存在し、その欠
陥に電流が集中することからトランジスタが破壊されて
しまうという欠点がある。この時、ｎｐｎ寄生バイポー
ラトランジスタは働いており電荷を基板中ｔ＼放比して
いるものの、トランジスタの破壊を救うまて゛の保護と
はなっていない。
なドレイン構造の為、従来のＳＤｉ造ＭＯ３ＦＥＴと比
較してＥＳＤ耐圧が低いということが明らかになってい
る。入力信号端子はゲート電極に接続されるため、ドレ
イン構造の変化に対しＥＳＤ耐圧が影響を受けることは
ないが、出力端子の場合は５出力トランジスタのトレイ
ンに接続されるため、ＥＳＤ耐圧が劣化するという影響
を受け、信頼性上問題がある。これは出方端子に高電圧
が印加されると、出力トランジスタのドしインにその高
電圧が伝わるが、その際しＤＤトランジスタが持つその
特別なｆ１造の為、一部に結晶欠陥等が存在し、その欠
陥に電流が集中することからトランジスタが破壊されて
しまうという欠点がある。この時、ｎｐｎ寄生バイポー
ラトランジスタは働いており電荷を基板中ｔ＼放比して
いるものの、トランジスタの破壊を救うまて゛の保護と
はなっていない。
本発明の目的は、前記欠点を解決し、トランジスタが破
壊されることのないようにした半導体装置を提供するこ
とにある。
壊されることのないようにした半導体装置を提供するこ
とにある。
本発明の半導体装置の構成は、出力端子に接続される金
属配線と出力トランジスタの一主極との間が半導体基板
上抵抗性接続となっていることを特徴とする特に抵抗性
接続が、出方トランジスタの一主極上でかつトランジス
タチャネル部分と除く領域であることを特徴とする。
属配線と出力トランジスタの一主極との間が半導体基板
上抵抗性接続となっていることを特徴とする特に抵抗性
接続が、出方トランジスタの一主極上でかつトランジス
タチャネル部分と除く領域であることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の半導体装置の出方トランジ
スタ部分の平面図である。第２図は第１図の出力トラン
ジスタ部分の回路図であり、第１図の平面図は、第２図
のトランジスタＱ１ ・抵抗Ｒ１，またはトランジスタ
Ｑ２・抵抗Ｒ２を具体的に表現したものである。
スタ部分の平面図である。第２図は第１図の出力トラン
ジスタ部分の回路図であり、第１図の平面図は、第２図
のトランジスタＱ１ ・抵抗Ｒ１，またはトランジスタ
Ｑ２・抵抗Ｒ２を具体的に表現したものである。
第１図、第２図において１本実施例は、第１図と異なり
、出力保護抵抗となるｎ゛拡散層抵抗７と、ｎ４拡散層
からなるドレイン８とを備えている。
、出力保護抵抗となるｎ゛拡散層抵抗７と、ｎ４拡散層
からなるドレイン８とを備えている。
まず出力端子と接続される金属配線５は、出方トランジ
スタのドレイン８と最終的には接続されることとなるが
、本実施例ではＥＳＤ耐圧劣化の防止のため、トランジ
スタチャネルに面したドレイン８をさけた部分で、ｎ゛
拡散層と接続する。
スタのドレイン８と最終的には接続されることとなるが
、本実施例ではＥＳＤ耐圧劣化の防止のため、トランジ
スタチャネルに面したドレイン８をさけた部分で、ｎ゛
拡散層と接続する。
このように接続することで、金属配線５との接続場所か
らトランジスタチャネルに面したドレイン８までの間に
、ｎ゛拡散層抵抗７を有することになる。この抵抗７が
出方トランジスタに対する保ｌ抵抗となり、外部からの
Δ電圧印加による電流集中を緩和し、その間にｎｐｎ寄
生バイポーラトランジスタの動きにより、トランジスタ
の破壊を防ぐことになる。この抵抗７の付加により問題
となるのは、スピードの低下の原因となることである２
出力トランジスタはその性格上、トランジスタサイズが
大きいため、チップ上に実現する際分割して配置される
。出力トランジスタのサイズを３００μｍとし、５０μ
ｍで分割するとその分割数は６となる。この場合トラン
ジスタ動作時には、分割されたトランジスタ毎に付く保
護抵抗７が並列接続している状態となり、その抵抗値は
１／６となる。さらに第１図に示される様に、ドレイン
の両側で配線５と接続される形状とする場合にはｌ／′
１２となり、デバイス自体へのスピード低下の影響は非
常に小さいものとなる。
らトランジスタチャネルに面したドレイン８までの間に
、ｎ゛拡散層抵抗７を有することになる。この抵抗７が
出方トランジスタに対する保ｌ抵抗となり、外部からの
Δ電圧印加による電流集中を緩和し、その間にｎｐｎ寄
生バイポーラトランジスタの動きにより、トランジスタ
の破壊を防ぐことになる。この抵抗７の付加により問題
となるのは、スピードの低下の原因となることである２
出力トランジスタはその性格上、トランジスタサイズが
大きいため、チップ上に実現する際分割して配置される
。出力トランジスタのサイズを３００μｍとし、５０μ
ｍで分割するとその分割数は６となる。この場合トラン
ジスタ動作時には、分割されたトランジスタ毎に付く保
護抵抗７が並列接続している状態となり、その抵抗値は
１／６となる。さらに第１図に示される様に、ドレイン
の両側で配線５と接続される形状とする場合にはｌ／′
１２となり、デバイス自体へのスピード低下の影響は非
常に小さいものとなる。
以上のように、本実施例は、出力端子に接続される金属
配線と出力トランジスタの一端牙占めるトレイン問との
接続において、前記金属配線が前記出力トランジスタの
ドレイン上で、かつトランジスタチャネルと面していな
い部分で接続されていることを特徴とするから、出力ト
ランジスタを外部サージから保３することができる。
配線と出力トランジスタの一端牙占めるトレイン問との
接続において、前記金属配線が前記出力トランジスタの
ドレイン上で、かつトランジスタチャネルと面していな
い部分で接続されていることを特徴とするから、出力ト
ランジスタを外部サージから保３することができる。
以上説明したように１本発明は、トランジスタチャネル
に面したドレイン部をさけた場所で・８力端子部からの
金属配線と接続したがら、分割して作られた各トランジ
スタのドレイン毎に保護抵抗が備えられ、トランジスタ
の静電気等の外部サージから装置を保護するという効果
を有する。
に面したドレイン部をさけた場所で・８力端子部からの
金属配線と接続したがら、分割して作られた各トランジ
スタのドレイン毎に保護抵抗が備えられ、トランジスタ
の静電気等の外部サージから装置を保護するという効果
を有する。
第１図は本発明の一実施例の半導体装置の平面図、第２
図は第１図の出力トランジスタの回路図、第３図は従来
の出力トランジスタの形状含示した平面図である。 １・・・コンタクトホール、２・・・ＧＮＤまたは電源
配線、３・・・金属配線、４・・・ゲート電極、５・・
・金属配線、６・・・ｎ 拡散層（ソース）、７・・・
ｎ゛拡散高抵抗（８力保護抵抗）、８・・・ｒ＋ ’拡
散層からなるドレイン。
図は第１図の出力トランジスタの回路図、第３図は従来
の出力トランジスタの形状含示した平面図である。 １・・・コンタクトホール、２・・・ＧＮＤまたは電源
配線、３・・・金属配線、４・・・ゲート電極、５・・
・金属配線、６・・・ｎ 拡散層（ソース）、７・・・
ｎ゛拡散高抵抗（８力保護抵抗）、８・・・ｒ＋ ’拡
散層からなるドレイン。
Claims (1)
- 【特許請求の範囲】 １、出力端子に接続される金属配線と出力トランジスタ
の一主極との間が半導体基板上抵抗性接続となっている
ことを特徴とする半導体装置。 ２、抵抗性接続が、出力トランジスタの一主極上でかつ
トランジスタチャネル部分を除く領域である請求項１記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211222A JP2982250B2 (ja) | 1990-08-09 | 1990-08-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211222A JP2982250B2 (ja) | 1990-08-09 | 1990-08-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0494167A true JPH0494167A (ja) | 1992-03-26 |
| JP2982250B2 JP2982250B2 (ja) | 1999-11-22 |
Family
ID=16602312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2211222A Expired - Lifetime JP2982250B2 (ja) | 1990-08-09 | 1990-08-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982250B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305099B1 (ko) * | 1996-11-29 | 2002-03-08 | 가네꼬 히사시 | 정전방전(esd)보호회로를갖는단일칩시스템 |
| JP2008124396A (ja) * | 2006-11-15 | 2008-05-29 | Denso Corp | 横型ｍｏｓトランジスタ |
| CN102790050A (zh) * | 2011-12-12 | 2012-11-21 | 钜泉光电科技(上海)股份有限公司 | 具备静电防护功能的芯片 |
| WO2014112294A1 (ja) * | 2013-01-18 | 2014-07-24 | セイコーインスツル株式会社 | 半導体装置 |
-
1990
- 1990-08-09 JP JP2211222A patent/JP2982250B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305099B1 (ko) * | 1996-11-29 | 2002-03-08 | 가네꼬 히사시 | 정전방전(esd)보호회로를갖는단일칩시스템 |
| JP2008124396A (ja) * | 2006-11-15 | 2008-05-29 | Denso Corp | 横型ｍｏｓトランジスタ |
| CN102790050A (zh) * | 2011-12-12 | 2012-11-21 | 钜泉光电科技(上海)股份有限公司 | 具备静电防护功能的芯片 |
| WO2014112294A1 (ja) * | 2013-01-18 | 2014-07-24 | セイコーインスツル株式会社 | 半導体装置 |
| JP2014138145A (ja) * | 2013-01-18 | 2014-07-28 | Seiko Instruments Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2982250B2 (ja) | 1999-11-22 |
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