JPS61232658A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS61232658A JPS61232658A JP7361685A JP7361685A JPS61232658A JP S61232658 A JPS61232658 A JP S61232658A JP 7361685 A JP7361685 A JP 7361685A JP 7361685 A JP7361685 A JP 7361685A JP S61232658 A JPS61232658 A JP S61232658A
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- JP
- Japan
- Prior art keywords
- resistor
- island
- resistance region
- polysilicon
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、入力保護抵抗を有する集積回路装置に関する
ものである。
ものである。
（従来の技術）
従来、ＣＭＯ８−ＩＣに使用されている入力回路は、第
２図の等価回路図に示すように、外部リード端子７との
間にポリシリコン、または拡散層により形成された抵抗
体８と、ｐ＋−ｎ−接合ダイオード９、ｐ−−〇′″接
合ダイオード１０により形成された保護回路と、ＭｏＳ
トランジスタ１１．１２により形成されたインバータと
を配して構成されている。
２図の等価回路図に示すように、外部リード端子７との
間にポリシリコン、または拡散層により形成された抵抗
体８と、ｐ＋−ｎ−接合ダイオード９、ｐ−−〇′″接
合ダイオード１０により形成された保護回路と、ＭｏＳ
トランジスタ１１．１２により形成されたインバータと
を配して構成されている。
以上の構成において、外部リード端子７に静電気が印加
されると、抵抗体８とダイオ−Ｆ９，１０とによりＭＯ
Ｓトランジスタ］１，１２への過電圧・過電流を制限・
緩和し、静電気等の過大入力に対する保護機能をはたし
ているのであるが、保護効果を高めるためには、抵抗体
８の抵抗値を太きくし、かつダイオード９，１０の接合
面積を拡大して接合容量を大きくする方策がとられてい
た。しかし、ダイオード９，１０の接合面積を拡げ、寄
生容量を用いて静電破壊に対する保護効果を増すために
は、半導体基板」二で保護回路の配設に大きな面積を占
有される。また、発振回路のように、入力抵抗を過大に
大きくすると、発振回路の特性が、所望の規格より外れ
てしまい、抵抗体８の抵抗値を静電破壊を十分に保護で
きる抵抗値まで大きくすることができない場合も存在し
た。
されると、抵抗体８とダイオ−Ｆ９，１０とによりＭＯ
Ｓトランジスタ］１，１２への過電圧・過電流を制限・
緩和し、静電気等の過大入力に対する保護機能をはたし
ているのであるが、保護効果を高めるためには、抵抗体
８の抵抗値を太きくし、かつダイオード９，１０の接合
面積を拡大して接合容量を大きくする方策がとられてい
た。しかし、ダイオード９，１０の接合面積を拡げ、寄
生容量を用いて静電破壊に対する保護効果を増すために
は、半導体基板」二で保護回路の配設に大きな面積を占
有される。また、発振回路のように、入力抵抗を過大に
大きくすると、発振回路の特性が、所望の規格より外れ
てしまい、抵抗体８の抵抗値を静電破壊を十分に保護で
きる抵抗値まで大きくすることができない場合も存在し
た。
（発明が解決しようとする問題点）
上記の構成において、ひとたび抵抗体に破壊が発生する
と、抵抗体がポリシリコンの場合はポリシリコンの下の
ゲーｊ・酸化膜が破壊され、抵抗体が拡散層の場合と同
じく基板へのリーク電流の増加が起こり、ＩＣの使用に
支障が生じる。さらに、より大きな静電気が印加される
と、内部回路と、外部リード端子との間は断線される現
象が生じていた。このように、ポリシリコンの場合でも
、拡散層の場合でも、抵抗体に破壊箇所が発生すると、
集積回路は使用不能となっていた。
と、抵抗体がポリシリコンの場合はポリシリコンの下の
ゲーｊ・酸化膜が破壊され、抵抗体が拡散層の場合と同
じく基板へのリーク電流の増加が起こり、ＩＣの使用に
支障が生じる。さらに、より大きな静電気が印加される
と、内部回路と、外部リード端子との間は断線される現
象が生じていた。このように、ポリシリコンの場合でも
、拡散層の場合でも、抵抗体に破壊箇所が発生すると、
集積回路は使用不能となっていた。
本発明の目的は、従来の欠点を解消し、集積回路の入力
部において、静電破壊に対する保護効果を高めることで
ある。
部において、静電破壊に対する保護効果を高めることで
ある。
（問題点を解決するための手段）
本発明の集積回路装置は、外部リード端子と、基板内回
路の入力部との間に、この基板中のアイランド内に配設
された拡散抵抗領域と、この拡散抵抗領域上に形成され
たポリシリコン抵抗層とからなる並列抵抗を接続して保
護回路としたものである。
路の入力部との間に、この基板中のアイランド内に配設
された拡散抵抗領域と、この拡散抵抗領域上に形成され
たポリシリコン抵抗層とからなる並列抵抗を接続して保
護回路としたものである。
（作 用）
本発明により、ポリシリコン抵抗層とアイランドとの容
量が付加されるので、通常のｐ′″またはｎ−拡散抵抗
と基板との容量に比へ、同一面積で数倍の容量体を形成
することができ、その容量および抵抗を利用して静電気
からの保護効果を増大することができる。しかも抵抗体
がポリシリコン抵抗と拡散抵抗領域との並列結合となっ
て構成されているので、静電気印加時の過電流を分散す
ることができ、過電流による保護回路の抵抗体の熱的破
壊に対する強度を向−１−することができる。また、よ
り大きな静電気が印加されて、前記ポリシリコンゲート
の下の酸化膜が破壊されても、この抵抗体は基板との間
で接合分離されたアイランド内に形成されているので、
従来のように、基板へのリーク電流が発生することはな
い。またポリシリコン層による抵抗が作動不能となって
も、拡散領域による抵抗体が破壊されていない限り、入
力抵抗値が変化するたけで、拡散領域によって形成され
ている抵抗体を通して、この集積回路は使用続行が可能
である。
量が付加されるので、通常のｐ′″またはｎ−拡散抵抗
と基板との容量に比へ、同一面積で数倍の容量体を形成
することができ、その容量および抵抗を利用して静電気
からの保護効果を増大することができる。しかも抵抗体
がポリシリコン抵抗と拡散抵抗領域との並列結合となっ
て構成されているので、静電気印加時の過電流を分散す
ることができ、過電流による保護回路の抵抗体の熱的破
壊に対する強度を向−１−することができる。また、よ
り大きな静電気が印加されて、前記ポリシリコンゲート
の下の酸化膜が破壊されても、この抵抗体は基板との間
で接合分離されたアイランド内に形成されているので、
従来のように、基板へのリーク電流が発生することはな
い。またポリシリコン層による抵抗が作動不能となって
も、拡散領域による抵抗体が破壊されていない限り、入
力抵抗値が変化するたけで、拡散領域によって形成され
ている抵抗体を通して、この集積回路は使用続行が可能
である。
（実施例）
３一
本発明の一実施例を第１図に基づいて説明する。
第１図は本発明の集積回路装置の要素配列の概念図であ
る。第２図の従来例と同一部分には同一符号を付し、そ
の説明を省略する。
る。第２図の従来例と同一部分には同一符号を付し、そ
の説明を省略する。
第１１図において、１はｐ−アイランドであり、ｐ−ア
イランド１の中にｐ″″拡散抵抗領域２を設け、ｐ＋拡
散抵抗領域２の上に薄い酸化シリコン膜を介在させて、
ポリシリコン抵抗層３を設け、その両者を並列接続して
抵抗体を形成しており、４はｎ−基板である。ｐ＋拡散
抵抗領域２とポリシリコン抵抗層３との各一方の端はア
ルミニウム配線５により外部リード端子７と接続されて
おり、各他方の端はアルミニウム配線６によりダイオー
ド９，１０およびＭＯＳトランジスタ１１． 、１２よ
りなるインバータ回路の入力端と接続されている。この
抵抗体に外部リード端子７より静電気が印加されると、
ポリシリコン抵抗層３とｐ−アイランド１、およびｐ＋
拡散抵抗領域２との間で構成される寄生容量が、過電圧
、過電流の急峻な変化を抑制し、ｐ＋拡散抵抗領域２と
ｐ−アイランド１とｎ−基板４とで構成されるｐ’−ｐ
−−ｎ−ダイオード、およびＰ１拡散抵抗領域２の抵抗
、ポリシリコン抵抗層３の抵抗はダイオード９．ＪＯと
ともにＭＯＳトランジスタ］１，１２の入力への印加電
圧を制限することにより、大きな保護効果を示す。また
、この抵抗体は、Ｐ″″拡散抵抗領域２による抵抗体２
本とポリシリコン抵抗層３による抵抗体１本との並列結
合となっているので、静電気印加時の過電流を分散する
ことができ、過電流による保護抵抗体の熱的破壊に対し
て特に保護効果が大きい。また、この保護回路により大
きな静電気が印加されると酸化膜が破壊され、ポリシリ
コン抵抗層３とｐ−アイランド１とが短絡する状態が発
生する。しかしこのような状態となっても、ポリシリコ
ン抵抗層３はｐ１拡散抵抗領域２およびｐ−アイランド
１と接触するだけなので、ｎ−基板４とは電気的に逆バ
イアスとなっており、抵抗体の抵抗値が変化するだけで
、入力回路としての機能を損なうことなく使用を続行す
ることができる。
イランド１の中にｐ″″拡散抵抗領域２を設け、ｐ＋拡
散抵抗領域２の上に薄い酸化シリコン膜を介在させて、
ポリシリコン抵抗層３を設け、その両者を並列接続して
抵抗体を形成しており、４はｎ−基板である。ｐ＋拡散
抵抗領域２とポリシリコン抵抗層３との各一方の端はア
ルミニウム配線５により外部リード端子７と接続されて
おり、各他方の端はアルミニウム配線６によりダイオー
ド９，１０およびＭＯＳトランジスタ１１． 、１２よ
りなるインバータ回路の入力端と接続されている。この
抵抗体に外部リード端子７より静電気が印加されると、
ポリシリコン抵抗層３とｐ−アイランド１、およびｐ＋
拡散抵抗領域２との間で構成される寄生容量が、過電圧
、過電流の急峻な変化を抑制し、ｐ＋拡散抵抗領域２と
ｐ−アイランド１とｎ−基板４とで構成されるｐ’−ｐ
−−ｎ−ダイオード、およびＰ１拡散抵抗領域２の抵抗
、ポリシリコン抵抗層３の抵抗はダイオード９．ＪＯと
ともにＭＯＳトランジスタ］１，１２の入力への印加電
圧を制限することにより、大きな保護効果を示す。また
、この抵抗体は、Ｐ″″拡散抵抗領域２による抵抗体２
本とポリシリコン抵抗層３による抵抗体１本との並列結
合となっているので、静電気印加時の過電流を分散する
ことができ、過電流による保護抵抗体の熱的破壊に対し
て特に保護効果が大きい。また、この保護回路により大
きな静電気が印加されると酸化膜が破壊され、ポリシリ
コン抵抗層３とｐ−アイランド１とが短絡する状態が発
生する。しかしこのような状態となっても、ポリシリコ
ン抵抗層３はｐ１拡散抵抗領域２およびｐ−アイランド
１と接触するだけなので、ｎ−基板４とは電気的に逆バ
イアスとなっており、抵抗体の抵抗値が変化するだけで
、入力回路としての機能を損なうことなく使用を続行す
ることができる。
なお、本発明の一実施例においては、ｎ−基板内のｐ−
アイランドを用いているが、ｎ−基板を用いる集積回路
においても同様にして、ｐ−基板内のｎ−アイランド中
に耐拡散抵抗領域と絶縁膜を介してポリシリコン抵抗層
を用いて適用することができる。
アイランドを用いているが、ｎ−基板を用いる集積回路
においても同様にして、ｐ−基板内のｎ−アイランド中
に耐拡散抵抗領域と絶縁膜を介してポリシリコン抵抗層
を用いて適用することができる。
（発明の効果）
本発明によれば、集積回路の入力部において、静電破壊
に対する保護効果を高めるものであり、かつその集積回
路に対して規格の保障範囲を超える破壊条件である静電
気が万一印加された場合でも同集積回路の基本使用続行
を可能とするものであり、動作寿命を伸ばす効果がある
。
に対する保護効果を高めるものであり、かつその集積回
路に対して規格の保障範囲を超える破壊条件である静電
気が万一印加された場合でも同集積回路の基本使用続行
を可能とするものであり、動作寿命を伸ばす効果がある
。
第１図は本発明の一実施例による集積回路装置の要素配
列概念図、第２図は従来の集積回路装置の等価回路図で
ある。 １ ・・・ｐ−アイランド、 ２ ・・ｐ″″拡散抵抗
領域、３ ・・・ポリシリコン抵抗層、 ４ ・・・ｎ
−基板、５．６ ・・・アルミニウム配線、 ７ ・・
・外部リード端子、 ８ ・・・抵抗体、 ９ ・・・
ｐ″″−ｎ″′接合ダイオード、１０・・・ｐ−−ｎ＋
接合ダイオード、１１．１２・ ＭＯｓトランジスタ。
列概念図、第２図は従来の集積回路装置の等価回路図で
ある。 １ ・・・ｐ−アイランド、 ２ ・・ｐ″″拡散抵抗
領域、３ ・・・ポリシリコン抵抗層、 ４ ・・・ｎ
−基板、５．６ ・・・アルミニウム配線、 ７ ・・
・外部リード端子、 ８ ・・・抵抗体、 ９ ・・・
ｐ″″−ｎ″′接合ダイオード、１０・・・ｐ−−ｎ＋
接合ダイオード、１１．１２・ ＭＯｓトランジスタ。
Claims (1)
- 外部リード端子と基板内回路の入力部との間に、前記
基板中のアイランド内に配設された拡散抵抗領域と、該
拡散抵抗領域上に形成されたポリシリコン抵抗層とから
なる並列抵抗を接続して保護回路としたことを特徴とす
る集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7361685A JPS61232658A (ja) | 1985-04-09 | 1985-04-09 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7361685A JPS61232658A (ja) | 1985-04-09 | 1985-04-09 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61232658A true JPS61232658A (ja) | 1986-10-16 |
Family
ID=13523440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7361685A Pending JPS61232658A (ja) | 1985-04-09 | 1985-04-09 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61232658A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105562A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 半導体集積回路装置 |
| US5770964A (en) * | 1995-08-29 | 1998-06-23 | Mitsubishi Denki Kabushiki Kaisha | Arrangement enabling pin contact test of a semiconductor device having clamp protection circuit, and method of testing a semiconductor device |
| JP2003308050A (ja) * | 2002-04-16 | 2003-10-31 | Seiko Epson Corp | 駆動回路および電気光学パネル |
-
1985
- 1985-04-09 JP JP7361685A patent/JPS61232658A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105562A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 半導体集積回路装置 |
| US5770964A (en) * | 1995-08-29 | 1998-06-23 | Mitsubishi Denki Kabushiki Kaisha | Arrangement enabling pin contact test of a semiconductor device having clamp protection circuit, and method of testing a semiconductor device |
| JP2003308050A (ja) * | 2002-04-16 | 2003-10-31 | Seiko Epson Corp | 駆動回路および電気光学パネル |
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