JPH1140746A - サージ保護回路装置およびこれに用いる半導体素子構造 - Google Patents

Abstract

(57)【要約】 【課題】 サージ電圧に対して高い耐圧性を有するサー
ジ保護回路装置を提供する。また、この回路装置に用い
る半導体素子構造を提供する。 【解決手段】 ＧａＡｓ基板１７上にゲートメタル１９
を形成し、これをサージ電圧が印加される電極とした。
このゲートメタル１９を取り囲むようにオーミックメタ
ル２０を形成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
おけるサージ保護回路装置およびサージ保護回路装置に
用いる半導体素子構造に関するものである。

【０００２】

【発明が解決しようとする課題】半導体集積回路（ＬＳ
Ｉ）のサージ保護回路として、従来から図１１に示すよ
うなものが採用されている。図１１を参照して、このサ
ージ保護回路では、入力パッド１から印加されたサージ
電圧は、ダイオード２またはダイオード３によってクラ
ンプされ、さらに抵抗４によりエネルギーが減衰され
る。これにより、ＬＳＩ内部をサージ電圧による破壊か
ら保護している。

【０００３】ダイオード２，３は、一般的にトランジス
タのゲートを正極とし、ソースとドレインを共通接続し
たものを負極として用いている。つまり、サージ保護回
路において形成された半導体素子としてのトランジスタ
をダイオードとして機能させており、この場合、トラン
ジスタは、図１２に示すように、ゲート５がゲートメタ
ルにより構成され、ソース６，ドレイン７がオーミック
メタルで構成されている。

【０００４】このようなサージ保護回路は、集積回路内
において、たとえば図１３に示すようなパターンに配置
される。図１３を参照して、入力パッド１からサージ電
圧が印加されると、ダイオード２のオーミック電極６に
当該サージ電圧が加わるが、このオーミック電極６に対
向するダイオード３のオーミック電極８にはグランドレ
ベルが加わっているため、たとえば、ダイオード３のオ
ーミック電極９とダイオード２のオーミック電極６との
間の電位差が大きくなる。

【０００５】かかる場合、シリコンＬＳＩでは、素子間
は絶縁膜で分離されるので絶縁耐圧が高く問題はない。
しかし、半絶縁性基板を用いるＧａＡｓ等の化合物半導
体ＬＳＩでは、絶縁耐圧がシリコンに比べて低く、また
耐圧の程度も基板材料により異なることが多い。従っ
て、従来のサージ保護回路を化合物半導体ＬＳＩに採用
した場合には、サージ印加時にサージ保護回路がサージ
入力に耐えられず、すなわち、オーミック電極６とオー
ミック電極９との間で短絡が発生し、サージ保護回路が
破壊してしまうおそれがあるという不都合があった。な
お、かかる不都合は、ダイオード形状が図１２に示すよ
うな形状である限り、一般的に生じる不都合である。

【０００６】また、オーミック電極６とオーミック電極
９との対向距離を大きくとり、両者間の絶縁耐圧を向上
させることによって上記不都合を回避することができる
が、このようにすれば、ＩＣチップの占める面積が増大
し、コストの面で問題が生じると共に、ＩＣチップの小
型化を推し進める最近の設計思想に反することになる。

【０００７】本発明は、かかる背景に基づいてなされた
ものであり、サージ電圧に対して高い耐圧性を有するサ
ージ保護回路装置およびこれに用いられる半導体素子構
造の提供を目的とするものである。

【０００８】

【課題を解決するための手段】本発明（請求項１）に係
る半導体素子構造は、半導体集積回路におけるサージ保
護回路装置に用いられる半導体素子構造であって、基板
上に形成され、サージ保護回路の入力端子からサージ電
圧が印加されるゲートメタルと、基板上に形成され、ゲ
ートメタルを取り囲んで配置されたオーミックメタルと
を有することを特徴とするものである。

【０００９】本発明（請求項２）に係る半導体素子構造
は、半導体集積回路におけるサージ保護回路装置に用い
られる半導体素子構造であって、基板上に形成され、サ
ージ保護回路の入力端子からサージ電圧が印加されるオ
ーミックメタルと、基板上に形成され、オーミックメタ
ルを取り囲んで配置されたゲートメタルとを有すること
を特徴とするものである。

【００１０】本発明（請求項３）に係る半導体素子構造
は、半導体集積回路におけるサージ保護回路装置に用い
られる半導体素子構造であって、基板に形成された抵抗
注入領域と、基板の抵抗注入領域上の中央部に形成さ
れ、サージ電圧が印加されるコアオーミックメタル部
と、基板の抵抗注入領域上に形成され、コアオーミック
メタル部を取り囲んで配置された環状オーミックメタル
部とを有することを特徴とするものである。

【００１１】本発明（請求項４）に係るサージ保護回路
装置は、半導体集積回路におけるサージ保護回路装置に
おいて、サージ電圧が印加される入力端子と、入力端子
に接続され、入力端子から印加されるサージ電圧をクラ
ンプする半導体素子とを備え、上記半導体素子は、上記
請求項１または２記載の半導体素子構造を有しているこ
とを特徴とするものである。

【００１２】本発明（請求項５）に係るサージ保護回路
装置は、請求項４記載のサージ保護回路装置において、
半導体素子構造のゲートメタルまたはオーミックメタル
は、入力端子を兼ねていることを特徴とするものであ
る。

【００１３】本発明（請求項６）に係るサージ保護回路
装置は、請求項４または５記載のサージ保護回路におい
て、サージ電圧により生じるエネルギを減衰させる半導
体素子をさらに備えており、当該半導体素子は、上記請
求項３記載の半導体素子構造を有していることを特徴と
するものである。

【００１４】本発明（請求項７）に係るサージ保護回路
装置は、請求項４ないし６のいずれかに記載のサージ保
護回路装置において、入力端子は、半導体素子の上方に
積層した状態で配置されており、入力端子と半導体素子
とは、配線層により接続されていることを特徴とするも
のである。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。 実施の形態１．図１は、本発明の実施の形態１に係るサ
ージ保護回路装置１０の構成を示す平面図である。図１
を参照して、サージ保護回路装置１０は、ＬＳＩに印加
されるサージ電圧によるＬＳＩ内部の損傷を防止するた
めのものであって、ＬＳＩ基板上に形成されている。具
体的にこのサージ保護回路装置１０は、入力端子として
の入力パッド１１と、半導体素子としてのダイオード１
２，１３と、他の半導体素子としての保護抵抗１４と、
これらを電気的に接続する配線１５とを有している。入
力パッド１１は、ＬＳＩパッケージ側とボンディングワ
イヤ１６で電気的に接続されている。

【００１６】図２は、ダイオード１２の構造を示す拡大
平面図であり、図３は、断面図である。図２および図３
を参照して、ダイオード１２は、ＬＳＩのＧａＡｓ基板
１７（図３参照）上に形成されており、その構造は、Ｇ
ａＡｓ基板１７上に形成された導電性不純物注入領域１
８と、導電性不純物注入領域１８の中央部に配置された
ゲートメタル１９と、ゲートメタル１９を取り囲むよう
に配置された環状のオーミックメタル２０とを有してい
る。

【００１７】また、図４は、ダイオード１３の構造を示
す拡大平面図であり、図５は、断面図である。図４およ
び図５を参照して、ダイオード１３は、上記ＧａＡｓ基
板１７（図５参照）上に形成されており、その構造は、
ＧａＡｓ基板１７上に形成された導電性不純物注入領域
２１と、導電性不純物注入領域２１の中央部に配置され
たオーミックメタル２２と、オーミックメタル２２を取
り囲むように配置された環状のゲートメタル２３とを有
している。

【００１８】再び図１を参照して、保護抵抗１４は、上
記ＧａＡｓ基板１７（図１では図示せず）上に形成され
ており、その構造は、ＧａＡｓ基板上に形成された抵抗
注入領域２４と、この抵抗注入領域２４の両端に形成さ
れたオーミックメタル２５，２６とを有している。

【００１９】そして、配線１５によって、入力パッド１
１と、ダイオード１２のゲートメタル１９と、ダイオー
ド１３のオーミックメタル２２と、保護抵抗１４のオー
ミックメタル２５とが電気的に導通状態となるように接
続されている。また、ダイオード１２のオーミックメタ
ル２０は、電源側に接続され、ダイオード１３のゲート
メタル２３は、グランドレベルに接続されている。

【００２０】本実施の形態に係るサージ保護回路装置１
０によれば、次のようにしてサージ電圧からＬＳＩ内部
を保護することができる。

【００２１】まず、正のサージ電圧が入力パッド１１に
印加されると、このサージ電圧は、ダイオード１２のゲ
ートメタル１９およびダイオード１３のオーミックメタ
ル２２へ印加されるが、ダイオードの整流作用により、
入力パッド１１からの入力としてのサージ電圧は、ダイ
オード１２のゲートメタル１９からオーミックメタル２
０へ出力されることになる。また、当該サージ電圧は、
保護抵抗１４側へも印加され、当該保護抵抗１４により
そのエネルギが減衰される。

【００２２】この場合、ダイオード１２のゲートメタル
１９は、電源（定電位）に接続されたオーミックメタル
２０により囲まれているので、サージ電圧により生じる
電流は、ゲートメタル１９からオーミックメタル２０へ
流れた後、電源側へ流れる。つまり、サージ電圧により
生じる電流は、ダイオード１２の内部に確実に閉じ込め
た状態で、電源側へ逃がすことができる。

【００２３】このように、ゲートメタル１９をオーミッ
クメタル２０により取り囲むという構造を有するダイオ
ード１２は、サージ電圧に対して高い耐圧性を有するこ
とができる。その結果、サージ保護回路１０は、サージ
電圧に対して高い耐圧性を備えることができ、従来のサ
ージ保護回路において発生していた絶縁破壊を防止する
ことができる。

【００２４】また、負のサージ電圧が入力パッド１１に
印加された場合には、この入力としてのサージ電圧は、
ダイオード１３のオーミックメタル２２からゲートメタ
ル２３へ出力されることになるが、ダイオード１３のオ
ーミックメタル２２は、グランドレベル（定電位）に接
続されたゲートメタル２３により囲まれているので、サ
ージ電圧により生じる電流は、オーミックメタル２２か
らゲートメタル２２へ流れた後、グランド側へ流れる。
つまり、サージ電圧により生じる電流は、正のサージ電
圧が印加された場合と同様に、ダイオード１３の内部に
確実に閉じ込めた状態で、グランド側へ逃がすことがで
きる。

【００２５】このように、オーミックメタル２２をゲー
トメタル２３により取り囲むという構造を有するダイオ
ード１３は、サージ電圧に対して高い耐圧性を有するこ
とができる。その結果、サージ保護回路１０は、サージ
電圧に対して高い耐圧性を備えることができ、従来のサ
ージ保護回路において発生していた絶縁破壊を防止する
ことができる。

【００２６】特に、本実施の形態では、ダイオード１２
側においては、サージ電圧が入力されるゲートメタル１
９とこれを囲むオーミックメタル２０との間の電位差
は、サージ入力時にはきわめて大きくなるが、この部分
は、ダイオード１２を構成するための導電性の不純物注
入領域１８（図３参照）となっている。このため、サー
ジ電圧がゲートメタル１９に印加された場合には、発生
する電流が導電性不純物注入領域１８を通ってオーミッ
クメタル２０へ容易に流れるので、オーミックメタル２
０から外部への電流の漏れを効果的に防止でき、その結
果、サージ保護回路１０は、サージ電圧に対して一層高
い耐圧性を備えることができるという利点がある。この
点については、ダイオード１３側についても同様であ
る。

【００２７】実施の形態２．次に、本発明の実施の形態
２について説明する。図６は、本発明の実施の形態２に
係るサージ保護回路装置３０の構成を示す平面図であ
る。本実施の形態に係るサージ保護回路装置３０が実施
の形態１に係るサージ保護回路装置１０と異なる点は、
図６に示すように、入力端子としての入力パッド１１
（図１参照）を排除して、ダイオード１２のゲートメタ
ル１９およびダイオード１３のオーミックメタル２２
を、入力端子として使用している点である。なお、その
他の構成については実施の形態１と同様であるので、同
様の構成については、図６において図１で示したのと同
様の参照符号を付してその説明を省略する。

【００２８】本実施の形態によれば、実施の形態１と同
様の作用効果を奏する。加えて、本実施の形態では、ダ
イオード１２のゲートメタル１９およびダイオード１３
のオーミックメタル２２は、サージ保護回路装置３０の
入力端子を兼ねているから、サージ保護回路装置３０を
コンパクトに設計することができる。その結果、ＬＳＩ
全体としての小型化および低コストを図ることができる
という効果を奏する。

【００２９】ところで、本サージ保護回路装置３０で
は、サージ電圧に対する耐圧性を向上させるためには、
ダイオード１２，１３の大きさを大きくすれば良いが、
ダイオード１２，１３のサイズを大きくすると、チップ
サイズ全体としてのサイズの増大を招き、コスト的にも
不利である。

【００３０】しかし、本実施の形態に係るサージ保護回
路装置３０では、上記ゲートメタル１９およびオーミッ
クメタル２２を入力端子として使用することによりチッ
プサイズの小型化が図れるが、チップサイズを従来のも
のと変わらないものとすれば、結果的にダイオード１
２，１３のサイズを大きくすることができる。つまり、
本実施の形態では、サージ保護回路装置３０のサージ電
圧に対する耐圧性を向上させることも可能である。

【００３１】実施の形態３．次に、本発明の実施の形態
３について説明する。図７は、本発明の実施の形態に係
るサージ保護回路装置４０の構成を示す平面図である。
また、図８は、図７におけるＡ−Ａ断面図である。本実
施の形態の特徴とするところは、図８に示すように、入
力端子としての入力パッド４１とダイオード１２，１３
とは、絶縁層４２を用いて積層されており、入力パッド
４１は、ダイオード１２，１３の上方に配置されている
点、入力パッド４１とダイオード１２，１３とは、絶縁
層４２内に形成された配線層４３により電気的に接続さ
れている点、および保護抵抗５０は、上記実施の形態１
および実施の形態２とは異なる、後述する素子構造が採
用されている点にある。

【００３２】なお、本実施の形態の構成のうち、上記実
施の形態１で示した構成と同様のものについては、図７
および図８において図１で示したのと同様の参照符号を
付してその説明は省略する。以下、本実施の形態の構成
についてさらに詳しく説明する。

【００３３】図８を参照して、各ダイオード１２，１３
は、実施の形態１で示したのと同様の構成である。これ
ら各ダイオード１２，１３は、ＧａＡｓ基板１７上に絶
縁層４２の形成および所要の金属パターン形成により構
成することができる。配線層４３についても同様に、所
要の配線パターンにより形成することができる。この配
線層４３によって、図７に示すように、ダイオード１２
のゲートメタル１９とダイオード１３のオーミックメタ
ル２２とが電気的に接続され、かつ、これらが保護抵抗
５０と電気的に接続されている。

【００３４】配線層４３の上には、入力パッド４１が形
成されている。この入力パッド４１についても、絶縁層
４２の形成および所要の配線パターン形成により構成す
ることができる。また、絶縁層４２の上部には、開口４
４が形成されており、入力パッド４１の上面４５が露出
されている。そして、この開口４４を通して、入力パッ
ド４１は、ＬＳＩパッケージ側とボンディングワイヤ１
６により電気的に接続されている。

【００３５】また、図９は、保護抵抗５０の平面図であ
り、図１０は、断面図である。これらの図により、保護
抵抗５０の素子構造を示している。

【００３６】図９および図１０を参照して、本実施の形
態に係る保護抵抗５０は、ＧａＡｓ基板１７に形成され
た抵抗注入領域５１と、抵抗注入領域５１の上に配置さ
れたコアオーミックメタル部５２と、コアオーミックメ
タル部５２を取り囲むように配置された環状オーミック
メタル部５３とを有している。本実施の形態では、環状
オーミックメタル部５３は、コアオーミックメタル部５
２を取り囲むと共に抵抗注入領域５１をも取り囲む状態
で配置されている。また、環状オーミックメタル部５３
は、抵抗注入領域５１の外側を取り囲むように形成され
ているが、抵抗注入領域５１によって環状オーミックメ
タル部５３の外側を取り囲むように構成することもでき
る。

【００３７】本実施の形態によれば、上記実施の形態１
と同様の作用効果を奏する。加えて、本実施の形態で
は、入力パッド４１とダイオード１２，１３とを積層構
造にしているので、チップ上におけるサージ保護回路装
置４０の所要面積を小さくすることができる。これによ
り、サージ保護回路装置４０をコンパクトに設計するこ
とができ、チップの小型化を図ることができるという効
果を奏する。

【００３８】また、保護抵抗５０は、コアオーミックメ
タル部５２を環状オーミックメタル部５３で囲んでいる
ので、ＬＳＩ内部への信号を環状オーミックメタル部５
３から取り出すことができる。詳しく説明すると、サー
ジ電圧は、保護抵抗５０側へも印加されるが、この場
合、電流は、コアオーミックメタル部５２から抵抗注入
領域５１を経て環状オーミックメタル部５３からＬＳＩ
側へ流れる。つまり、保護抵抗５０では、サージ電圧に
よるエネルギを減衰させると共に、保護抵抗５０から外
部へ電流が漏れるのを防止することができる。その結
果、サージ保護回路装置４０では、より一層絶縁耐圧を
上昇させることができるという効果を奏する。

【００３９】また、本実施の形態では、入力パッド４１
とダイオード１２，１３とが積層構造となっているが、
保護抵抗５０をもこれらと積層構造にすることができ
る。これにより、サージ保護回路装置４０をきわめてコ
ンパクトに設計でき、チップの小型化を進めることがで
きるという効果を奏する。

【００４０】

【発明の効果】請求項１に係る半導体素子構造によれ
ば、サージ電圧が発生した場合、これはゲートメタルに
印加されるが、このゲートメタルは、オーミックメタル
により取り囲まれているから、サージ電圧により生じる
電流を当該半導体素子構造の内部に確実に閉じ込めるこ
とができる。従って、当該半導体素子構造は、サージ電
圧に対して高い耐圧性を有することができるという効果
がある。これにより、当該半導体素子構造をサージ保護
回路に適用した場合には、サージ電圧に対して高い耐圧
性を有するサージ保護回路を実現することが可能であ
る。

【００４１】請求項２に係る半導体素子構造によれば、
サージ電圧が発生した場合、これはオーミックメタルに
印加されるが、このオーミックメタルは、ゲートメタル
により取り囲まれているから、サージ電圧により生じる
電流を当該半導体素子構造の内部に確実に閉じ込めるこ
とができる。従って、当該半導体素子構造は、サージ電
圧に対して高い耐圧性を有することができるという効果
がある。これにより、当該半導体素子構造をサージ保護
回路に適用した場合には、サージ電圧に対して高い耐圧
性を有するサージ保護回路を実現することが可能であ
る。

【００４２】請求項３に係る半導体素子構造によれば、
サージ電圧が発生した場合、これはコアオーミックメタ
ル部に印加されるが、このコアオーミックメタル部は、
環状オーミックメタル部により取り囲まれているから、
サージ電圧により生じる電流を当該半導体素子構造の内
部に確実に閉じ込めることができる。しかも、コアオー
ミックメタル部と環状オーミックメタル部とは、抵抗注
入領域によって接続されているから、サージ電圧が印加
された場合のエネルギを抵抗注入領域により減衰させる
ことができる。これにより、サージ電圧に対してきわめ
て高い耐圧性を有することができるという効果がある。
その結果、当該半導体素子構造をサージ保護回路に適用
した場合には、サージ電圧に対してきわめて高い耐圧性
を有するサージ保護回路を実現することが可能である。

【００４３】請求項４に係るサージ保護回路装置によれ
ば、発生したサージ電圧は、半導体素子に印加される
が、この半導体素子によりサージ電圧がクランプされ
る。すなわち、サージ電圧がゲートメタルに印加される
が、このゲートメタルは、オーミックメタルにより取り
囲まれているから、サージ電圧により生じる電流を当該
半導体素子の内部に確実に閉じ込めることができる。ま
た、サージ電圧がオーミックメタルに印加された場合で
は、このオーミックメタルがゲートメタルにより取り囲
まれているから、サージ電圧により生じる電流を当該半
導体素子の内部に確実に閉じ込めることができる。従っ
て、サージ電圧に対して高い耐圧性を有するサージ保護
回路装置を提供することができるという効果を奏する。

【００４４】請求項５に係るサージ保護回路装置によれ
ば、請求項４に係る発明と同様の作用効果を奏する。加
えて、半導体素子のゲートメタルまたはオーミックメタ
ルは、回路の入力端子を兼ねているから、サージ保護回
路装置をコンパクトに設計することができるという効果
を奏する。

【００４５】請求項６に係るサージ保護回路装置によれ
ば、請求項４または５に係る発明と同様の作用効果を奏
する。加えて、サージ電圧により生じるエネルギを減衰
させる半導体素子により、サージ電圧により生じたエネ
ルギを減衰させることができる。これにより、サージ電
圧に対してきわめて高い耐圧性を有するサージ保護回路
装置を提供することができるという効果を奏する。

【００４６】請求項７に係るサージ保護回路装置によれ
ば、請求項４ないし６のいずれかに係る発明と同様の作
用効果を奏する。加えて、回路の入力端子と半導体素子
とを積層構造にしているので、サージ保護回路装置をコ
ンパクトに設計することができるという効果を奏する。

【図面の簡単な説明】

【図１】 本発明の実施の形態１に係るサージ保護回
路装置の構成を示す平面図である。

【図２】 本発明の実施の形態１に係るダイオードの
構造を示す拡大平面図である。

【図３】 本発明の実施の形態１に係るダイオードの
構造を示す断面図である。

【図４】 本発明の実施の形態１に係る他のダイオー
ドの構造を示す拡大平面図である。

【図５】 本発明の実施の形態１に係る他のダイオー
ドの構造を示す断面図である。

【図６】 本発明の実施の形態２に係るサージ保護回
路装置構成を示す平面図である。

【図７】 本発明の実施の形態３に係るサージ保護回
路装置構成を示す平面図である。

【図８】 図７におけるＡ−Ａ断面図である。

【図９】 本発明の実施の形態３に係る保護抵抗の平
面図である。

【図１０】 本発明の実施の形態３に係る保護抵抗の断
面図である。

【図１１】 従来のサージ保護回路の回路図である。

【図１２】 従来のサージ保護回路に使用されるダイオ
ードの構造を示す模式図である。

【図１３】 従来のサージ保護回路の構造を示す平面図
である。

【符号の説明】

１０ サージ保護回路装置、１１ 入力パッド（入
力端子）、１２ ダイオード（半導体素子）、１３
ダイオード（半導体素子）、１４ 保護抵抗（半導
体素子）、１９ ゲートメタル、２０ オーミック
メタル、２２ オーミックメタル、２３ ゲートメ
タル、３０ サージ保護回路装置、４０ サージ保
護回路装置、４１ 入力パッド、４２ 絶縁層、４
３ 配線層、５０ 保護抵抗、５１ 抵抗注入領
域、５２ コアオーミックメタル、５３ 環状オー
ミックメタル。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路におけるサージ保護回路
   装置に用いられる半導体素子構造であって、 基板上に形成され、サージ保護回路の入力端子からサー
   ジ電圧が印加されるゲートメタルと、 基板上に形成され、ゲートメタルを取り囲んで配置され
   たオーミックメタルとを有することを特徴とする半導体
   素子構造。
2. 【請求項２】 半導体集積回路におけるサージ保護回路
   装置に用いられる半導体素子構造であって、 基板上に形成され、サージ保護回路の入力端子からサー
   ジ電圧が印加されるオーミックメタルと、 基板上に形成され、オーミックメタルを取り囲んで配置
   されたゲートメタルとを有することを特徴とする半導体
   素子構造。
3. 【請求項３】 半導体集積回路におけるサージ保護回路
   装置に用いられる半導体素子構造であって、 基板に形成された抵抗注入領域と、 基板の抵抗注入領域上の中央部に形成され、サージ電圧
   が印加されるコアオーミックメタル部と、 基板の抵抗注入領域上に形成され、コアオーミックメタ
   ル部を取り囲んで配置された環状オーミックメタル部と
   を有することを特徴とする半導体素子構造。
4. 【請求項４】 半導体集積回路におけるサージ保護回路
   装置において、 サージ電圧が印加される入力端子と、 入力端子に接続され、入力端子から印加されるサージ電
   圧をクランプする半導体素子とを備え、 上記半導体素子は、上記請求項１または２記載の半導体
   素子構造を有していることを特徴とするサージ保護回路
   装置。
5. 【請求項５】 請求項４記載のサージ保護回路装置にお
   いて、 半導体素子構造のゲートメタルまたはオーミックメタル
   は、入力端子を兼ねていることを特徴とするサージ保護
   回路装置。
6. 【請求項６】 請求項４または５記載のサージ保護回路
   において、 サージ電圧により生じるエネルギを減衰させる半導体素
   子をさらに備えており、 当該半導体素子は、上記請求項３記載の半導体素子構造
   を有していることを特徴とするサージ保護回路装置。
7. 【請求項７】 請求項４ないし６のいずれかに記載のサ
   ージ保護回路装置において、 入力端子は、半導体素子の上方に積層した状態で配置さ
   れており、 入力端子と半導体素子とは、配線層により接続されてい
   ることを特徴とするサージ保護回路装置。