JP2940523B2

JP2940523B2 - 半導体装置及びその実装方法

Info

Publication number: JP2940523B2
Application number: JP15850597A
Authority: JP
Inventors: 康子青木
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1997-06-16
Filing date: 1997-06-16
Publication date: 1999-08-25
Anticipated expiration: 2017-06-16
Also published as: JPH118351A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
静電破壊保護素子を備える半導体装置及びその実装方法
の技術に関する。

【０００２】

【従来の技術】半導体集積回路の静電保護対策として、
対基板及び対電源用の２つのダイオードを組とする静電
破壊保護素子を半導体チップ内に形成する方法が従来か
ら広く知られている。その場合の静電破壊保護素子（以
下、保護素子と称する）は、十分な静電耐量をもった大
きさとし、半導体チップの全ての端子パッドに接続する
ようにしている

【０００３】この種の保護素子の具体例としては、例え
ば、Ｐ型半導体基板に高濃度Ｎ型埋込層を形成し、その
高濃度Ｎ型埋込層とＰ型半導体基板との間の接合から成
る第１のダイオードを基板に対する保護素子としている
ものが多い。また、電源に対しては、例えば、Ｐ型半導
体基板に高濃度Ｎ型埋込層を形成し、その上にＮ型エピ
タキシャル層を成長させる。そして、第１の半導体との
間に、Ｐ型半導体基板に達する絶縁分離層を形成し、さ
らにＮ型エピタキシャル層にＰ型拡散層及びＮ型拡散層
を形成して構成したトランジスタのコレクタベース間接
合から成る第２のダイオードを対電源用の保護素子とし
ているものが多い。

【０００４】ところで、保護素子は十分な静電耐量をも
った大きさとする必要があることから、高集積化が進む
につれて、保護素子のチップ面積に占める割合が増大す
る。そのため、この保護素子は高集積化を図る上での一
つの障害となっている。

【０００５】そこで、この点の対策として、特開平４−
２９９８５５号公報に示す技術が提案されている。この
技術では、上述のように、互いに単独に形成していた対
電源と対基板の静電破壊保護用ダイオードを同一領域内
に形成することにより、チップ面積に対するダイオード
の占有面積を縮小して、半導体集積回路の集積度を向上
させるようにしたものである。

【０００６】

【発明が解決しようとする課題】図４に従来の静電破壊
保護素子（ダイオード）の配置例のチップコーナー部の
模式図を示す。半導体集積回路の組立技術の進歩によ
り、チップ３に設ける通常の端子パッド２の大きさは、
非常に小さくなってきている。また、内部回路素子も微
細化が進み、その内部回路素子の占める面積も小さくな
ってきている。このことは、端子パッド２の占める面積
が、保護素子４に比べ相対的に小さくなってきているこ
とを意味する。５は端子パッド２と保護素子４を接続す
るアルミ配線を示している。

【０００７】特開平４−２９９８５５号公報に記載の技
術では、確かに、同一領域内に２種類のダイオードを形
成することで、ダイオードの占有面積を縮小している
が、過電圧による電荷を逃がすためには十分な面積が必
要となる。したがって、ダイオード自体の面積は、過電
圧との関係で小さくするには限界がある。このため、チ
ップ全体に占める保護素子の面積の割合が大きくなり、
チップサイズを小さくできないという、根本的な問題が
ある。

【０００８】本発明は、以上のような点を考慮してなさ
れたもので、最小の占有面積で静電保護能力の高い静電
保護素子を備える半導体装置を提供し、これにより集積
度の向上を図れるようにすることを目的とする。さらに
本発明では、半導体装置の実装時における静電保護対策
として極めて有効に機能させることができる半導体装置
の実装方法を提供しようとするものである。

【０００９】

【課題を解決するための手段】前記課題を解決するた
め、本発明では、外部引出線に接続するための複数の端
子パッドを備える半導体チップのパッド領域で、かつ、
半導体チップの角部に、その半導体チップ自体の基板と
ショートした静電保護用のパッドを配設する構成とし
た。また、半導体チップが平面矩形状である場合、その
四角に静電保護用のパッドを配置することもできる。ま
た、半導体チップの基板はシリコン系半導体基板である
構成とすることもできる。また、半導体チップは、端子
パッドに接続した静電破壊保護素子を備えている構成と
することもできる。一方、本発明の実装方法では、半導
体チップを実装装置によって基板に実装するに際し、そ
の基板に帯電する静電気から半導体チップの内部素子を
保護するための方法であって、半導体チップのパッド領
域で、かつ、半導体チップの角部に、半導体チップ自体
の基板とショートした静電保護用のパッドを設けてお
き、そのパッドを介して半導体チップ自体の基板から実
装装置へと放電させるようにした。また、半導体チップ
を実装する基板としてガラス基板を用いることもでき
る。

【００１０】

【発明の実施の形態】以下、本発明の好適な実施の形態
について図１〜図３を参照して詳細に説明する。図１は
本実施の形態に係る半導体装置の概略平面図であり、図
２はその半導体チップコーナー部の模式図、図３は基板
とショートしたパッド部分を示す断面図である。

【００１１】本実施の形態に係る半導体装置は、外部引
出線に接続するための通常の端子パッド２を備える半導
体チップ３に、その半導体チップ３自体の基板１３とシ
ョートした静電保護用のパッド１を配設した構成として
いる。

【００１２】この静電保護用のパッド１は後述する理由
から、半導体チップ３の角に位置させている。したがっ
て、半導体チップ３は一般的に平面矩形状であるので、
その四隅に静電保護用のパッド１を配置している。

【００１３】通常の端子パッド２には、その端子パット
２に電気的に接続されている内部回路素子（図示せず）
を保護するための保護素子４、４がアルミ配線５を介し
て接続されている。１つのパッド２に接続されている保
護素子４、４の一方は対基板用であり、他方は対電源用
である。

【００１４】基板とショートした静電保護用のパッド１
を形成するには、図３に示すように、チップ３自体の半
導体基板１３に、その半導体基板１３と同型（Ｐ型半導
体基板であればＰ型）の不純物拡散層１２を設け、その
上に配線層１０を設けることによって、半導体基板１３
とショートしたパッド１を形成している。１１は、絶縁
層として機能させるフィールド酸化膜である。

【００１５】パッド１を設けるための半導体チップ３自
体の基板は、周知のシリコン系半導体基板であるが、勿
論、他の半導体基板でもよく、また、Ｎ型あるいはＰ型
半導体基板の何れでも問わない。即ち、静電保護対策を
必要とする半導体チップであれば、殆どのチップに適用
できる。

【００１６】ところで、このように半導体基板１３とシ
ョートさせたパッド１を設けた半導体装置が、例えばＣ
ｈｉｐＯｎＧｌａｓｓ品（以後ＣＯＧ品と称する）
に適用される半導体装置である場合、ガラス基板に半導
体装置外部に接続する配線がなされており、ガラス基板
側に半導体装置の表面を張り合わせる。この際、静電気
の印加を最も受ける。

【００１７】このガラス基板に実装するときには、半導
体装置のチップの角の部分がガラス基板に一番先に接触
する。したがって、ガラス基板に帯電していた静電気
は、半導体装置の通常端子パッド２より先に、チップ３
の角に配設してある半導体基板１３とショートしたパッ
ド１に印加され、半導体基板１３から実装装置側へと逃
がすことができる。即ち、実装装置は通常、半導体基板
を掴んで実装するので、パッド１を半導体基板にショー
トさせておくことで、その半導体基板から実装装置にア
ースさせることが可能になる。

【００１８】このことで、ガラス基板に帯電していた静
電気を減らすことができ、その分、通常の各端子パッド
２に印加される静電気を十分に減らすことができる。し
たがって、静電気に対する保護素子４（ダイオード）の
面積を実質的に小さく、もしくは無くすこともできる。
これにより、高集積化の障害となっていた保護素子４の
問題を根本的に解決し、集積度の格段の向上を図ること
が可能になる。

【００１９】ガラス基板へ実装した後は、通常、樹脂に
よりガラス基板と半導体装置を密封する処置が施される
ので、半導体装置の各端子パッド２に静電気が直接印加
されることはなくなる。

【００２０】また、半導体装置の端子パッド数が多い場
合、従来の保護素子では、静電耐量との関係で十分な面
積が必要なため、保護素子の面積と端子パッド数により
チップサイズが決定されてしまう。しかし、本実施の形
態のように、保護素子４の面積を小さくできれば、端子
パッド２の間隔を接近させることができ、チップ３のサ
イズを小さくできる。

【００２１】したがって、チップ３の角に新たに、半導
体基板１３とショートした静電保護用のパッド１を配設
しても、各端子パッド２に接続してある保護素子４の面
積を小さくできるため、従来のチップサイズに比べ、チ
ップ３の角に新たにパッド１を配設することによるチッ
プサイズへの影響は極めて小さい。

【００２２】一方、こうしたＣＯＧ実装においては静電
保護対策のためのダミーパッドが必要となることも多
い。その場合には、ダミーパッドを本実施の形態で示し
たように、半導体基板とショートさせたパッドにすれ
ば、チップサイズへの影響は全くなく、従来よりもチッ
プサイズを小さくできる。

【００２３】このことを、図２と図４を参照しながら説
明する。図４において、例えばパッド２の一辺を５０μ
ｍ、保護素子４のチップ端と平行な辺を６０μｍ、保護
素子４とパッド２の間隔を２０μｍとすると、保護素子
４を含む一つのパッド２の占める長さは、２１０μｍと
なる。ここで、本発明を適用した場合、図２に示すよう
に、保護素子４のチップ端と平行な辺が４０μｍにでき
るとすると、その保護素子４を含む一つのパッド２の占
める長さは、１７０μｍとなる。

【００２４】したがって、本発明を適用することで、保
護素子４を含む一つのパッド２の占める長さを２０％減
少できる。よって、本発明の基板とショーとしたパッド
１をチップ３の角に配設しても、２０％近く各辺の長さ
を小さくでき、チップ全体としての集積度を向上でき
る。

【００２５】なお、実施の形態での実装方法の説明で
は、ＣＯＧ実装の場合を例にとり説明したが、半導体装
置を実装する基板がガラス基板と同様に静電気対策を必
要とする他の素材からなる基板に対しても、勿論、本発
明を適用することができる。

【００２６】

【発明の効果】以上のように、本発明によれば、半導体
チップのパッド領域で、かつ、半導体チップの角部に、
基板とショートした静電保護用のパッドを配設すること
により、特に、ＣＯＧ品の場合、静電破壊保護素子の半
導体チップに占める面積を小さく、もしくは無くすこと
ができる。そして、その専有面積を縮小することによ
り、半導体集積回路の集積度を向上させることができ
る。また、基板とショートしたパッドを半導体チップ角
部に配置しておくことにより、ガラス基板に実装すると
きに、前記静電保護用のパッドをガラス基板に最初に接
触させることができ、半導体装置の実装時における静電
保護対策として極めて有効に機能させることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態を示す半導体装置の概略平
面図である。

【図２】本発明の実施の形態を示す半導体装置のチップ
コーナー部の模式図である。

【図３】本発明の実施の形態を示す半導体装置の基板と
ショートしたパッド部分の断面図である。

【図４】従来の保護素子配置の例を示すチップコーナー
部の模式図である。

【符号の説明】

１基板とショートしたパッド２通常の端子パッド３チップ（半導体チップ）４保護素子（ダイオード）５アルミ配線１０配線層（パッド）１１フィールド酸化膜１２基板と同型の不純物拡散層１３半導体基板

Claims

(57)【特許請求の範囲】

【請求項１】外部引出線に接続するための複数の端子
パッドを備える半導体チップのパッド領域で、かつ、前
記半導体チップの角部に、その半導体チップ自体の基板
とショートした静電保護用のパッドを配設したことを特
徴とする半導体装置。
【請求項２】前記半導体チップが平面矩形状であり、
その四隅に前記静電保護用のパッドを配置したことを特
徴とする、請求項１に記載の半導体装置。
【請求項３】前記基板がシリコン系半導体基板である
ことを特徴とする、請求項１または請求項２に記載の半
導体装置。
【請求項４】前記半導体チップは、前記端子パッドに
接続した静電破壊保護素子を備えていることを特徴とす
る、請求項１〜３に記載の半導体装置。
【請求項５】半導体チップを実装装置によって基板に
実装するに際し、その基板に帯電する静電気から半導体
チップの内部素子を保護するための方法であって、半導
体チップのパッド領域で、かつ、半導体チップの角部
に、半導体チップ自体の基板とショートした静電保護用
のパッドを設けておき、そのパッドを介して半導体チッ
プ自体の基板から実装装置へと放電させることを特徴と
する、半導体装置の実装方法。
【請求項６】前記半導体チップを実装する基板がガラ
ス基板であることを特徴とする、請求項６に記載の半導
体装置の実装方法。