JPH057870B2 - - Google Patents
Info
- Publication number
- JPH057870B2 JPH057870B2 JP61059745A JP5974586A JPH057870B2 JP H057870 B2 JPH057870 B2 JP H057870B2 JP 61059745 A JP61059745 A JP 61059745A JP 5974586 A JP5974586 A JP 5974586A JP H057870 B2 JPH057870 B2 JP H057870B2
- Authority
- JP
- Japan
- Prior art keywords
- external
- integrated circuit
- external grounding
- semiconductor integrated
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000002955 isolation Methods 0.000 description 7
- 230000006378 damage Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000005611 electricity Effects 0.000 description 5
- 230000003068 static effect Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路の互いに分離された複数の外部
接地線間に互いに逆方向に向け並列に配置したダ
イオードを接続することにより、特定の外部接地
線から入力される静電気による破壊から集積回路
を保護する。
接地線間に互いに逆方向に向け並列に配置したダ
イオードを接続することにより、特定の外部接地
線から入力される静電気による破壊から集積回路
を保護する。
本発明は半導体集積回路の静電気破壊に対する
互いに分離された複数の外部接地線相互間の保護
回路に関する。
互いに分離された複数の外部接地線相互間の保護
回路に関する。
近年、半導体集積回路が多機能化するにつれ
て、集積回路内部の外部接地線を分離するように
なつて来ている。例えば、ドライブ部とリフアレ
ンス部の間、アナログ部とデジタル部の間の接地
線を分離し、接地電位が互いに干渉しないように
している。
て、集積回路内部の外部接地線を分離するように
なつて来ている。例えば、ドライブ部とリフアレ
ンス部の間、アナログ部とデジタル部の間の接地
線を分離し、接地電位が互いに干渉しないように
している。
従来の半導体集積回路は外部接地線間には何等
保護回路を有していないため、取扱い中、外部か
ら分離された接地線間に静電気が入力されると素
子の破壊が生じていた。
保護回路を有していないため、取扱い中、外部か
ら分離された接地線間に静電気が入力されると素
子の破壊が生じていた。
本発明はこの問題を解決しようとするものであ
る。
る。
第３図は従来例における集積回路の外部接地線
接続図である。
接続図である。
この図において、１はＰ型Si基板で、これには
外部接地線２2が接続され、この外部接地線２2の
他端は電極パツド３2に繋がつている。
外部接地線２2が接続され、この外部接地線２2の
他端は電極パツド３2に繋がつている。
又、Si基板１の上にはＮ型のエピタキシヤル層
があり、これにＰ型の分離領域５を形成しPN接
合分離を行つている。この分離された島領域内に
素子形成が行われ、例えば、Ｎ型のエミツタ４が
接地されるとせば、エミツタ４に電極パツド３1
をもつ外部接地線２1が接続される。
があり、これにＰ型の分離領域５を形成しPN接
合分離を行つている。この分離された島領域内に
素子形成が行われ、例えば、Ｎ型のエミツタ４が
接地されるとせば、エミツタ４に電極パツド３1
をもつ外部接地線２1が接続される。
電極パツド３1，３2はボンデイングワイヤによ
り外部端子と接続される。
り外部端子と接続される。
若し、このような互いに分離された接地線２1，
２2をもつ集積回路のトランジスタに高圧の静電
気が入力すると、エミツタ４から分離領域５にか
けて、最も高い電界がかかるため、この部で破壊
が生ずる。
２2をもつ集積回路のトランジスタに高圧の静電
気が入力すると、エミツタ４から分離領域５にか
けて、最も高い電界がかかるため、この部で破壊
が生ずる。
このように外部接地線２に高い静電気電圧がか
かるのは、取扱い中でのことである。
かるのは、取扱い中でのことである。
従来の集積回路では、外部接地線と入力線等と
の間には保護回路を設けていたが、接地線相互間
には未だ保護回路を設けたものはなく、ために静
電気破壊が起こり対策が望まれていた。
の間には保護回路を設けていたが、接地線相互間
には未だ保護回路を設けたものはなく、ために静
電気破壊が起こり対策が望まれていた。
半導体集積回路の取扱い中の外部接地線間の静
電気破壊を防止する。
電気破壊を防止する。
上記問題点の解決は、素子と複数の電極パツド
を接続する、複数の外部接地線を有する半導体集
積回路において、前記複数の外部接地線２の前記
電極パツド３に近い部分に、互いに逆方向に向け
並列に配置したダイオード６を、前記複数の接地
線相互間をクランプする如く接続してなる本発明
による半導体集積回路によつて達成される。
を接続する、複数の外部接地線を有する半導体集
積回路において、前記複数の外部接地線２の前記
電極パツド３に近い部分に、互いに逆方向に向け
並列に配置したダイオード６を、前記複数の接地
線相互間をクランプする如く接続してなる本発明
による半導体集積回路によつて達成される。
集積回路の互いに分離された複数の外部接地線
の相互間における、入力端子に近い所にダイオー
ドの保護回路を接続しているので、取扱中に特定
の外部接地線に大きな静電気電圧がかかつても、
ダイオードを通して他の外部接地線にバイパスさ
れ内部のトランジスタは保護され破壊されない。
の相互間における、入力端子に近い所にダイオー
ドの保護回路を接続しているので、取扱中に特定
の外部接地線に大きな静電気電圧がかかつても、
ダイオードを通して他の外部接地線にバイパスさ
れ内部のトランジスタは保護され破壊されない。
第１図は本発明における集積回路の外部接地線
接続図である。
接続図である。
この図において、第３図と同じ名称のものは同
じ符号で示す。
じ符号で示す。
この図において、外部接地線回路の部分以外は
第３図の従来例におけるものと全く同じである。
第３図の従来例におけるものと全く同じである。
エミツタ４に接続される外部接地線２1と、Si
基板１に接続される前記外部接地線２1と分離さ
れた外部接地線２2との間に互いに逆向きに接続
されたコレクタ・ベース シヨート型ダイオード
６ａ，６ｂを備えていることが異なる。
基板１に接続される前記外部接地線２1と分離さ
れた外部接地線２2との間に互いに逆向きに接続
されたコレクタ・ベース シヨート型ダイオード
６ａ，６ｂを備えていることが異なる。
これら２個のダイオード６ａ，６ｂがあるた
め、取扱い中特定の外部接地線例えば２1に高い
静電気電圧がかかつても、この静電気電圧は他の
外部接地線例えば２2にバイパスされて内部のト
ランジスタにまで及ばず、保護される。
め、取扱い中特定の外部接地線例えば２1に高い
静電気電圧がかかつても、この静電気電圧は他の
外部接地線例えば２2にバイパスされて内部のト
ランジスタにまで及ばず、保護される。
第１図における集積回路のバイポーラトランジ
スタの絶縁分離はPN接合によるものについて述
べたが、この絶縁分離が誘電体絶縁分離によるも
のでも、静電気に対する保護方法は何等変わらり
い。
スタの絶縁分離はPN接合によるものについて述
べたが、この絶縁分離が誘電体絶縁分離によるも
のでも、静電気に対する保護方法は何等変わらり
い。
第２図は本発明における外部接地線ｎ個の場合
の接続図である。
の接続図である。
集積回路に多くの外部接地線を有する場合は、
例えばｎ個の外部接地線の場合は、外部接地線２
１と外部接地線２2の間に互いに逆向きのダイオー
ド６a1，６b1を接続する。このようにして、外部
接地線２o-1，２oの間にはダイオード６ao-1，６
bo-1を挿入する。斯くすることにより多くの外部
接地線を有する集積回路に対しても、破壊防止を
することが出来る。
例えばｎ個の外部接地線の場合は、外部接地線２
１と外部接地線２2の間に互いに逆向きのダイオー
ド６a1，６b1を接続する。このようにして、外部
接地線２o-1，２oの間にはダイオード６ao-1，６
bo-1を挿入する。斯くすることにより多くの外部
接地線を有する集積回路に対しても、破壊防止を
することが出来る。
又、この方法はバイポーラトランジスタによる
集積回路についてのみならず、又FETによる集
積回路についても適用し得るものである。
集積回路についてのみならず、又FETによる集
積回路についても適用し得るものである。
以上説明のように本発明によれば、互いに分離
された複数の外部接地線を有する半導体集積回路
において、取扱い中に特定の外部接地線から入力
する静電気による破壊から集積回路を保護するこ
とができる。
された複数の外部接地線を有する半導体集積回路
において、取扱い中に特定の外部接地線から入力
する静電気による破壊から集積回路を保護するこ
とができる。
第１図は本発明における集積回路の外部接地線
接続図、第２図は本発明における外部接地線ｎ個
の場合の接続図、第３図は従来例における集積回
路の外部接地線接続図である。 これら図において、１はSi基板、２1，２2，…
２oは外部接地線、３1，３2，…３oは電極パツ
ド、４はエミツタ、５はＰ型分離領域、６ａ，６
ｂはダイオード、６a1，６b1，…６ao-1，６bo-1
はダイオードである。
接続図、第２図は本発明における外部接地線ｎ個
の場合の接続図、第３図は従来例における集積回
路の外部接地線接続図である。 これら図において、１はSi基板、２1，２2，…
２oは外部接地線、３1，３2，…３oは電極パツ
ド、４はエミツタ、５はＰ型分離領域、６ａ，６
ｂはダイオード、６a1，６b1，…６ao-1，６bo-1
はダイオードである。
Claims (1)
- 【特許請求の範囲】 １ 素子と複数の電極パツドを接続する、複数の
外部接地線を有する半導体集積回路において、 前記複数の外部接地線２の前記電極パツド３に
近い部分に、 互いに逆方向に向け並列に配置したダイオード
６を、前記複数の接地線相互間をクランプする如
く接続してなる ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5974586A JPS62216351A (ja) | 1986-03-18 | 1986-03-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5974586A JPS62216351A (ja) | 1986-03-18 | 1986-03-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62216351A JPS62216351A (ja) | 1987-09-22 |
| JPH057870B2 true JPH057870B2 (ja) | 1993-01-29 |
Family
ID=13122076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5974586A Granted JPS62216351A (ja) | 1986-03-18 | 1986-03-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62216351A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0693497B2 (ja) * | 1986-07-30 | 1994-11-16 | 日本電気株式会社 | 相補型ｍｉｓ集積回路 |
| JPH01257348A (ja) * | 1988-04-07 | 1989-10-13 | Fujitsu Ltd | スタンダード・セル集積回路装置 |
| JPH01273345A (ja) * | 1988-04-26 | 1989-11-01 | Matsushita Electric Ind Co Ltd | 集積回路 |
| JPH0228362A (ja) * | 1988-06-10 | 1990-01-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JP2771233B2 (ja) * | 1989-03-24 | 1998-07-02 | 日本電気株式会社 | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5950559A (ja) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | 半導体装置保護回路 |
-
1986
- 1986-03-18 JP JP5974586A patent/JPS62216351A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5950559A (ja) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | 半導体装置保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62216351A (ja) | 1987-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5491358A (en) | Semiconductor device having an isolating portion between two circuit regions | |
| KR930011797B1 (ko) | 반도체 집적회로장치 | |
| US5336908A (en) | Input EDS protection circuit | |
| JP3549916B2 (ja) | 過電圧保護回路 | |
| JPS61296770A (ja) | 絶縁ゲ−ト電界効果型半導体装置 | |
| JPH057870B2 (ja) | ||
| US5081514A (en) | Protection circuit associated with input terminal of semiconductor device | |
| JP2611639B2 (ja) | 半導体装置 | |
| JP3211871B2 (ja) | 入出力保護回路 | |
| JP2940523B2 (ja) | 半導体装置及びその実装方法 | |
| JP3135277B2 (ja) | 過電圧保護装置 | |
| JPS60103658A (ja) | 半導体集積回路 | |
| JP3409414B2 (ja) | 半導体装置 | |
| JPH0454978B2 (ja) | ||
| JPH0518467B2 (ja) | ||
| JPH04312967A (ja) | 半導体装置 | |
| JPS62166557A (ja) | 半導体静電破壊保護装置 | |
| JPH0464187B2 (ja) | ||
| JPH0526344B2 (ja) | ||
| JP3147300B2 (ja) | 半導体装置 | |
| JPS6158262A (ja) | 半導体装置 | |
| JPS62256464A (ja) | 保護素子 | |
| JPS5877252A (ja) | 入力保護回路装置 | |
| JPS59200454A (ja) | 静電破壊保護素子 | |
| JPS59107633A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |