JPS62256464A - 保護素子 - Google Patents
保護素子Info
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- JPS62256464A JPS62256464A JP9808086A JP9808086A JPS62256464A JP S62256464 A JPS62256464 A JP S62256464A JP 9808086 A JP9808086 A JP 9808086A JP 9808086 A JP9808086 A JP 9808086A JP S62256464 A JPS62256464 A JP S62256464A
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- 230000005611 electricity Effects 0.000 claims abstract description 27
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
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- 230000001681 protective effect Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract 2
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- 229910052782 aluminium Inorganic materials 0.000 description 2
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- WYROLENTHWJFLR-ACLDMZEESA-N queuine Chemical compound C1=2C(=O)NC(N)=NC=2NC=C1CN[C@H]1C=C[C@H](O)[C@@H]1O WYROLENTHWJFLR-ACLDMZEESA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置に使用される保護素子であって、前記半導体
装置の入力端子または出力端子とアースとの間に静電気
放出部を設け、該静電気放出部が形成されたランド領域
と同一のランド領域に前記入力端子または出力端子と初
段入力端子または終段出力端子との間に挿入される抵抗
部をさらに形成することにより、半導体装置の高集積化
をｔｒ′４うことなく１つのランド領域で構成される保
護素子の静電気に対する許容電圧の向上を可能とする。
装置の入力端子または出力端子とアースとの間に静電気
放出部を設け、該静電気放出部が形成されたランド領域
と同一のランド領域に前記入力端子または出力端子と初
段入力端子または終段出力端子との間に挿入される抵抗
部をさらに形成することにより、半導体装置の高集積化
をｔｒ′４うことなく１つのランド領域で構成される保
護素子の静電気に対する許容電圧の向上を可能とする。
本発明は半導体装置に使用される保護素子に関し、特に
、半導体装置の入力端子または出力端子に印加される静
電気により初段人力部または柊段出力部が破壊されるの
を防ぐための保護素子に関する。
、半導体装置の入力端子または出力端子に印加される静
電気により初段人力部または柊段出力部が破壊されるの
を防ぐための保護素子に関する。
第４図は従来の保護素子の一例を示す断面図である。
第４図に示される従来の保護素子はｐ゛型絶縁層６４に
より周囲から絶縁されたランド領域６に抵抗素子６２お
よびバイポーラトランジスタ６１が形成されたものであ
る。
より周囲から絶縁されたランド領域６に抵抗素子６２お
よびバイポーラトランジスタ６１が形成されたものであ
る。
ランド領域６において、ｐ型半導体基板６１４とｎ型エ
ピタキシャル層６１３との間にはｎ゛型埋込層６３が形
成されている。このｎ″″型埋込層６３はトランジスタ
６１のコレクタ抵抗を小さくし、゛Ｐ゛トラ、ジ８夕の
：１．クタ、＜−８接合また、〒 が順方向でバイアスされたとき、基板とｒ”Ｑベース間
の寄生ＰＮＰ動作が起きるのを軽減するためのものであ
る。
ピタキシャル層６１３との間にはｎ゛型埋込層６３が形
成されている。このｎ″″型埋込層６３はトランジスタ
６１のコレクタ抵抗を小さくし、゛Ｐ゛トラ、ジ８夕の
：１．クタ、＜−８接合また、〒 が順方向でバイアスされたとき、基板とｒ”Ｑベース間
の寄生ＰＮＰ動作が起きるのを軽減するためのものであ
る。
トランジスタ６１のコレクタ６５は半導体装置の入力端
子２および初段入力端子３に直接接続されている。コレ
クタ６５下方のエピタキシャル層６１３内にはｎ゛型コ
レクタ領域６５１が形成されている。ここで、６５２は
ｎ＋ｃｃ高濃度不純物領域である。トランジスタ６１の
エミッタ６６ｂはｐ型抵抗素子６２の一方の接続端６６
ａとともにアルミ配ｖＡ６６でアース端子６９を介して
アースに接続されている。トランジスタ６１のベースを
形成しているｐ型ベース領域６１１は抵抗素子６２の他
方と接続され、これにより、トランジスタ６１のベース
は抵抗素子６２を介してアースに接続されることになる
。また、第４図中の参照附号６８は絶縁膜を示している
。
子２および初段入力端子３に直接接続されている。コレ
クタ６５下方のエピタキシャル層６１３内にはｎ゛型コ
レクタ領域６５１が形成されている。ここで、６５２は
ｎ＋ｃｃ高濃度不純物領域である。トランジスタ６１の
エミッタ６６ｂはｐ型抵抗素子６２の一方の接続端６６
ａとともにアルミ配ｖＡ６６でアース端子６９を介して
アースに接続されている。トランジスタ６１のベースを
形成しているｐ型ベース領域６１１は抵抗素子６２の他
方と接続され、これにより、トランジスタ６１のベース
は抵抗素子６２を介してアースに接続されることになる
。また、第４図中の参照附号６８は絶縁膜を示している
。
第５図は第４図の保護素子の等価回路を示す図である。
上述した従来の保護素子により、第５図に示されるよう
に半導体装置の入力端子２と初段入力端子３を結ぶ導線
路とアースとの間に１つのランド領域６におけるバイポ
ーラトランジスタ６１および抵抗素子６２が設けられる
ことになる。
に半導体装置の入力端子２と初段入力端子３を結ぶ導線
路とアースとの間に１つのランド領域６におけるバイポ
ーラトランジスタ６１および抵抗素子６２が設けられる
ことになる。
そして、入力端子２に高電位の静電気が印加されると、
その静電気はトランジスタ６１および抵抗素子６２を介
してアースに放出され、初段の人力トランジスタ４を保
護するようになされている。
その静電気はトランジスタ６１および抵抗素子６２を介
してアースに放出され、初段の人力トランジスタ４を保
護するようになされている。
ここで、参照附号５は初段入力用抵抗素子である。
上述した従来の保護素子は、入力端子２と初段入力端子
３とを結ぶ導線路とアースとの間にバイポーラトランジ
スタ６１および抵抗素子６２が設けられるだけであるた
め、保護素子の許容電圧をあまり高くすることができな
い、そのため実用に際しても該許容電圧以上の静電気が
入力端子２に印加され、その印加された静電気を保護素
子で十分にアースに放出できないために初段入力端子３
に高電圧が印加され、初段トランジスタ４が破壊される
ことがあった。このことは、出力端子および終段出力ト
ランジスタについても同様である。
３とを結ぶ導線路とアースとの間にバイポーラトランジ
スタ６１および抵抗素子６２が設けられるだけであるた
め、保護素子の許容電圧をあまり高くすることができな
い、そのため実用に際しても該許容電圧以上の静電気が
入力端子２に印加され、その印加された静電気を保護素
子で十分にアースに放出できないために初段入力端子３
に高電圧が印加され、初段トランジスタ４が破壊される
ことがあった。このことは、出力端子および終段出力ト
ランジスタについても同様である。
ところで、近年、半導体装置の多機能化、高集積化によ
る半導体装置の多ピンおよびパターンの微細化が進んで
おり、静電気に対する耐圧向上とともに高集積化を損う
ことのない保護素子が求められている。
る半導体装置の多ピンおよびパターンの微細化が進んで
おり、静電気に対する耐圧向上とともに高集積化を損う
ことのない保護素子が求められている。
従来の保護素子においても、静電気に対する許容電圧を
向上するために入力端子３と初段入力端子３との間に直
列に抵抗素子を挿入することは可能であった。しかし、
この抵抗素子はバイポーラトランジスタ６１および抵抗
素子６２が形成されたランド領域６とは別のランド領域
に形成しなければならず、高集積化を損うことになる。
向上するために入力端子３と初段入力端子３との間に直
列に抵抗素子を挿入することは可能であった。しかし、
この抵抗素子はバイポーラトランジスタ６１および抵抗
素子６２が形成されたランド領域６とは別のランド領域
に形成しなければならず、高集積化を損うことになる。
本発明は、上述した問題点に鑑み、半導体装置の入力端
子または出力端子とアースとの間に静電気放出部を設け
、該静電気放出部が形成されたランド領域と同一の領域
に前記入力端子または出力端子と初段入力端子または終
段出力端子との間に挿入される抵抗部をさらに形成して
、半導体装置の高集積化を損うことなく１つのランド領
域で構成される保護素子の静電気に対する許容電圧を向
上することを目的とする。
子または出力端子とアースとの間に静電気放出部を設け
、該静電気放出部が形成されたランド領域と同一の領域
に前記入力端子または出力端子と初段入力端子または終
段出力端子との間に挿入される抵抗部をさらに形成して
、半導体装置の高集積化を損うことなく１つのランド領
域で構成される保護素子の静電気に対する許容電圧を向
上することを目的とする。
第１図は本発明に係る保護素子の原理ブロック図である
。
。
本発明によれば、第１の端子７とアースとの間に設けら
れ、前記第１の端子７に印加された静電気をアースに放
出する静電気放出部１１１２と、該静電気放出部１１．
１２が形成されたランド領域１と同一のランド領域１に
形成され、前記第１の端子７と第２の端子ごとの間に直
列に挿入される抵抗部１３と、を具備する保護素子が提
供される。
れ、前記第１の端子７に印加された静電気をアースに放
出する静電気放出部１１１２と、該静電気放出部１１．
１２が形成されたランド領域１と同一のランド領域１に
形成され、前記第１の端子７と第２の端子ごとの間に直
列に挿入される抵抗部１３と、を具備する保護素子が提
供される。
上述の構成を有する本発明の保護素子によれば、第１の
端子２に印加された静電気は静電気放出部１１．１２を
介してアースに放出され、かつ抵抗部１３を介して第２
の端子ごに印加される。そのため、静電気に対する許容
電圧を向上することができ、第２の端子ごに接続された
初段トランジスタまたは終段トランジスタの静電気によ
る破壊を低減することができる。また、静電気放出部ｌ
Ｌ１２と抵抗部１３とは同一のランド領域Ｉに形成され
るため半導体装置の高集積化を模うことかない。
端子２に印加された静電気は静電気放出部１１．１２を
介してアースに放出され、かつ抵抗部１３を介して第２
の端子ごに印加される。そのため、静電気に対する許容
電圧を向上することができ、第２の端子ごに接続された
初段トランジスタまたは終段トランジスタの静電気によ
る破壊を低減することができる。また、静電気放出部ｌ
Ｌ１２と抵抗部１３とは同一のランド領域Ｉに形成され
るため半導体装置の高集積化を模うことかない。
以下、本発明に係る保護素子の一実施例を図面に従って
説明する。
説明する。
第２図は本発明の保護素子の一実施例を示す断面図であ
る。
る。
第２図に示される本発明の保護素子はｐ゛型絶縁層１４
によって周囲から絶縁されたランド領域１に抵抗素子１
２、バイポーラトランジスタ１１および抵抗部１３が形
成されたものである。
によって周囲から絶縁されたランド領域１に抵抗素子１
２、バイポーラトランジスタ１１および抵抗部１３が形
成されたものである。
ランド領域１において、ｐ型半導体基板１１４とｎ型エ
ピタキシャル層１１３との間にはｎ°型埋込層である抵
抗部１３が形成されている。この抵抗部１３は入力端子
２と初段入力端子３との間に挿入され、これにより保護
素子の静電気に対する許容電圧が向上することになる。
ピタキシャル層１１３との間にはｎ°型埋込層である抵
抗部１３が形成されている。この抵抗部１３は入力端子
２と初段入力端子３との間に挿入され、これにより保護
素子の静電気に対する許容電圧が向上することになる。
トランジスタ１１のコレクタ１５は、半導体装置の入力
端子２に接続されている。コレクタ１５下方のエピタキ
シャル層１１３内にはｎ９型コレクタ領域１５１が形成
され、また、コレクタ領域１５１から抵抗部１３に到る
エピタキシャル層１１３内にはｎ″ｅＣ高濃度不純物領
域１５２が形成されている。
端子２に接続されている。コレクタ１５下方のエピタキ
シャル層１１３内にはｎ９型コレクタ領域１５１が形成
され、また、コレクタ領域１５１から抵抗部１３に到る
エピタキシャル層１１３内にはｎ″ｅＣ高濃度不純物領
域１５２が形成されている。
この高濃度不純物領域１５２により、抵抗部１３の一端
１３ａがコレクタ１５および入力端子２に接続されるこ
とになる。トランジスタ１１のエミッタ１６ｂはｐ層抵
抗素子１２の一方の接続端１６ａとともにアルミ配線１
６でアース端子１９を介してアースに接続されている。
１３ａがコレクタ１５および入力端子２に接続されるこ
とになる。トランジスタ１１のエミッタ１６ｂはｐ層抵
抗素子１２の一方の接続端１６ａとともにアルミ配線１
６でアース端子１９を介してアースに接続されている。
トランジスタ１１のベースを形成しているｐ型ベース領
域１１１は抵抗素子１２の他方と接続され、これにより
、トランジスタ１１のベースは抵抗素子１２を介してア
ースに接続されることになる。
域１１１は抵抗素子１２の他方と接続され、これにより
、トランジスタ１１のベースは抵抗素子１２を介してア
ースに接続されることになる。
保護素子の接続部１７は初段入力端子３に接続されてい
る。接続部１７下方のエピタキシャル層１１３内にはｎ
゛型接合領域１７１が設けられ、接続部１７とｎ型エピ
タキシャル層１１３との電気的接続を向上するようにな
されている。また、第２図中の参照附号１８は絶縁膜を
示している。
る。接続部１７下方のエピタキシャル層１１３内にはｎ
゛型接合領域１７１が設けられ、接続部１７とｎ型エピ
タキシャル層１１３との電気的接続を向上するようにな
されている。また、第２図中の参照附号１８は絶縁膜を
示している。
半導体装置の入力端子２はトランジスタ１１のコレクタ
１５に接続され、かつｎ″ＣＣ型不純物領域１５２を介
して抵抗部１３の一端１３ａに接続される。そして、入
力端子２に供給される通常の信号等は低抵抗のｎ″α型
不純物領域１５２および抵抗部１３を通り、抵抗部１３
の他端１３ｂからエピタキシャル層１１３を層の厚さ方
向に通過してｎ゛型接合′？ｒＪ域１７１および接続部
１７を介して初段入力端子３に接続される。
１５に接続され、かつｎ″ＣＣ型不純物領域１５２を介
して抵抗部１３の一端１３ａに接続される。そして、入
力端子２に供給される通常の信号等は低抵抗のｎ″α型
不純物領域１５２および抵抗部１３を通り、抵抗部１３
の他端１３ｂからエピタキシャル層１１３を層の厚さ方
向に通過してｎ゛型接合′？ｒＪ域１７１および接続部
１７を介して初段入力端子３に接続される。
第３図は第２図の保護素子の等価回路を示す図である。
上述した本発明の保護素子の実施例により、第３図に示
されるように半導体装置の入力端子２とアースとの間に
バイポーラトランジスタ１１および抵抗素子１２が設け
られ、かつ入力端子２と初段入力端子３との間に抵抗部
１３が挿入されることになる。ここで、これらのバイポ
ーラトランジスタ１１、抵抗素子１２および抵抗部１３
は同一のランド領域１に形成されていることに注目され
なければならない。
されるように半導体装置の入力端子２とアースとの間に
バイポーラトランジスタ１１および抵抗素子１２が設け
られ、かつ入力端子２と初段入力端子３との間に抵抗部
１３が挿入されることになる。ここで、これらのバイポ
ーラトランジスタ１１、抵抗素子１２および抵抗部１３
は同一のランド領域１に形成されていることに注目され
なければならない。
そして、入力端子２に高電位の静電気が印加されると、
その静電気はトランジスタ１１および抵抗素子１２を介
してアースに放出され、かつ抵抗部１３を介して初段入
力端子３に印加されることになる。
その静電気はトランジスタ１１および抵抗素子１２を介
してアースに放出され、かつ抵抗部１３を介して初段入
力端子３に印加されることになる。
そのため、入力端子２に印加される静電気に対して保護
素子の許容電圧を向上することができ、初段入力端子３
に接続された初段トランジスタを静電気による破壊から
保護することができる。ここで、参照附号５は初段入力
用抵抗素子である。
素子の許容電圧を向上することができ、初段入力端子３
に接続された初段トランジスタを静電気による破壊から
保護することができる。ここで、参照附号５は初段入力
用抵抗素子である。
以上においては、保護素子を入力端子と初段入力端子と
の間に設ける場合について説明したが、保護素子を出力
端子と終段出力端子との間に設けることができるのはい
うまでもない。
の間に設ける場合について説明したが、保護素子を出力
端子と終段出力端子との間に設けることができるのはい
うまでもない。
以上、詳述したように、本発明に係る保護素子は半導体
装置の入力端子または出力端子とアースとの間に静電気
放出部を設け、該静電気放出部が形成されたランド領域
と同一のランド領域に前記入力端子または出力端子と初
段入力端子または終段出力端子との間に挿入される抵抗
部をさらに形成することにより、半導体装置の高集積化
を損うことなく１つのランド領域で構成される保護素子
の静電気に対する許容電圧を向上することができる。
装置の入力端子または出力端子とアースとの間に静電気
放出部を設け、該静電気放出部が形成されたランド領域
と同一のランド領域に前記入力端子または出力端子と初
段入力端子または終段出力端子との間に挿入される抵抗
部をさらに形成することにより、半導体装置の高集積化
を損うことなく１つのランド領域で構成される保護素子
の静電気に対する許容電圧を向上することができる。
第１図は本発明に係る保護素子の原理ブロック図、
第２図は本発明の保護素子の一実施例を示す断面図、
第３図は第２図の保護素子の等価回路を示す図、第４図
は従来の保護素子の一例を示す断面図、第５図は第４図
の保護素子の等価回路を示す図である。 １・・・ランド領域、 ２・・・入力端子、 ７・・・第１の端子、 ３・・・初段入力端子、 ご・・・第２の端子、 ４・・・初段トランジスタ、 １１・・・バイポーラトランジスタ、 １２・・・抵抗素子、 １３・・・抵抗体、 １５２・・・ｎ″Ｉ高濃度不純物領域。
は従来の保護素子の一例を示す断面図、第５図は第４図
の保護素子の等価回路を示す図である。 １・・・ランド領域、 ２・・・入力端子、 ７・・・第１の端子、 ３・・・初段入力端子、 ご・・・第２の端子、 ４・・・初段トランジスタ、 １１・・・バイポーラトランジスタ、 １２・・・抵抗素子、 １３・・・抵抗体、 １５２・・・ｎ″Ｉ高濃度不純物領域。
Claims (1)
- 【特許請求の範囲】 １、第１の端子とアースとの間に設けられ、前記第１の
端子に印加された静電気をアースに放出する静電気放出
部と、 該静電気放出部が形成されたランド領域と同一のランド
領域に形成され、前記第１の端子と第２の端子との間に
直列に挿入される抵抗部と、を具備する保護素子。 ２、前記静電気放出部は、抵抗素子と、コレクタが前記
第１の端子に接続され、ベースが前記抵抗素子を介して
か、もしくは直接アースに接続され、そして、エミッタ
がアースに接続されるバイポーラトランジスタと、を具
備する特許請求の範囲第１項に記載の保護素子。 ３、前記抵抗部は、ｐ型半導体基板とｎ型エピタキシャ
ル層との間に形成されたｎ＾＋型埋込層であり、該埋込
層の一端はｎ＾＋＾ｃ＾ｃ型不純物領域を介して前記第
１の端子に接続され、かつ前記埋込層の他端は前記エピ
タキシャル層を介して前記第２の端子に接続されている
特許請求の範囲第１項に記載の保護素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9808086A JPS62256464A (ja) | 1986-04-30 | 1986-04-30 | 保護素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9808086A JPS62256464A (ja) | 1986-04-30 | 1986-04-30 | 保護素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62256464A true JPS62256464A (ja) | 1987-11-09 |
Family
ID=14210368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9808086A Pending JPS62256464A (ja) | 1986-04-30 | 1986-04-30 | 保護素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62256464A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002542628A (ja) * | 1999-04-16 | 2002-12-10 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 静電放電に対する保護装置 |
-
1986
- 1986-04-30 JP JP9808086A patent/JPS62256464A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002542628A (ja) * | 1999-04-16 | 2002-12-10 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 静電放電に対する保護装置 |
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