JP2002542628A - 静電放電に対する保護装置 - Google Patents

Abstract

(57)【要約】 ＥＳＤ保護装置が提案される。この保護装置は、ダイオードとして接続された垂直のバイポーラトランジスタ（４４、５６、４０、５０、５２、５４）を有する。ここでコレクタ層（５４）とのコンタクトは高い抵抗で行われる。本発明による装置は、スペースを取らない構築でもって高い保持電圧を有する。

Description

【発明の詳細な説明】

【０００１】 従来の技術 本発明は、独立請求項記載の保護装置に関する。未公開のドイツ特許出願第1 97 46 410.6により既にそのような保護装置が公知である。この保護装置で
はＥＳＤ（ＥＳＤは静電放電の英語表記「electrostatic discharge」の略称で
ある）が発生した場合には、垂直に配置されたトランジスタダイオードが横方向
のパンチスルー効果（英語：punch-through effect）によって導通接続される。
しかしながらそこに記述された保護装置では、保持電圧（英語：snapback volta
ge）、すなわち、降伏後に少なくともコレクタとエミッタとの間に印加する必要
があり、したがってダイオードは導通接続されたままとなるような電圧がある値
に制限され、この値は実質的には、保護装置が組み込まれている半導体装置の表
面領域の層厚によって設定されている。

【０００２】 発明の利点 独立請求項記載の特徴を有する本発明の保護装置はそれに対して、保護装置の
非アクティブの状態における高抵抗のコレクタ結合によって、一定の降伏電圧で
は、保持電圧が高められるという利点を有する。これによって、比較的高い電圧
で作動する半導体装置の集積回路によって、ＥＳＤパルスから保護することがで
きる。集積回路が例えば２５Ｖでもって作動すると、保護素子の保持電圧は２５
Ｖよりも大きくなくてはならず、したがってＥＳＤパルスが発生すると、ＥＳＤ
パルスを逃がした後の作動電圧は保護素子によって、保護素子を導通接続されて
いない状態にする。本発明による装置は相応の保護素子をスペースを取らずに供
給することができ、したがって従前のように、複数の保護素子を組み合わせる必
要はもはや無く、十分に高い保持電圧が保証される。

【０００３】 従属請求項記載の手段によって、独立請求項記載の保護装置の有利な実施形態
及び改善が可能である。

【０００４】 殊に有利にはシンク電極が設けられており、このシンク電極は一方では寄生電
流からの保護に利用され、他方ではこのシンク電極を用いて、端子層までの間隔
を相応に選択することによって、垂直に配置されたトランジスタダイオードを用
いて実現される保護装置の所期の保持電圧を形成することができる。

【０００５】 図面の説明 本発明の実施例を図面に基づき以下詳細に説明する。図１は、上述の未公開の
ドイツ特許出願に記述されている保護装置である。図２は、本発明の実施例であ
る。図３は、電流電圧ダイアグラムである。

【０００６】 実施例の説明 図１はｐドーピングの半導体基板３０に配置された保護装置の断面図である。
基板３０の上にはｎドーピングの表面領域５２がエピタキシャルに形成されてお
り、表面領域と基板との間には高濃度ｎドーピングの埋め込み層５４が配置され
ている。表面領域５２の表面１０にはｐドーピングウェル５０が組み込まれてお
り、このウェル５０には他方では高濃度ｐドーピングの領域４０並びに、この直
ぐ隣に接する、高濃度ｎドーピングの領域５６が組み込まれており、これら２つ
の領域は金属製エミッタ電極４４を介して表面に互いに電気的に接続されている
。表面に配置された絶縁酸化膜１００がｐウェル５０を、それに隣接する表面に
組み込まれた高濃度ｎドーピングの端子層４２から隔て、この端子層４２はコレ
クタ電極４６を介して電気的に接触接続可能である。端子層４２は、表面領域５
２に組み込まれた高濃度ｎドーピングのシンク電極５４０とオーバラップし、こ
のシンク電極５４０は他方では部分的に埋め込まれた層５４とオーバラップする
。ｐウェル５０のドーパント濃度は、典型的に１０^１７cm^{- ３}の範囲である。表
面領域５２のｎドーパント濃度は、典型的に１０^１５cm^{- ３}の範囲であって、高
濃度ｎドーピング端子層４２のドーパント濃度は、典型的に１０^１９cm^{- ３}の範
囲である。

【０００７】 ＥＳＤからの保護としてこのような装置を使用するために、ｐ型ウェル５０と
表面領域５２との間のｐｎ接合の阻止極性は重要である。ｐ型ウェルと端子層４
２の間隔は、ｐ型ウェル５０と表面領域５２との間の降伏電圧が到達する前に、
阻止電圧の増大と共に大きくなる表面領域５２における空乏領域が端子層４２に
到達するように設計されなければならない。したがってウェル５０と端子層４２
との間で、降伏はパンチスルー効果によって行われる。

【０００８】 図２は本発明による保護装置の実施例である。図１と同じ参照記号は、同一ま
たは類似の構成部分であるので、以下において改めて記述はしない。端子層４２
は、ｐウェル５０と離れた位置に配置されており、すなわちその間隔は「ｙ」で
表されている。これに加えて、端子層４２はシンク電極５４０と離れた位置に配
置されており、すなわち相応の間隔は「ｘ」で表されている。ここでｘは正の大
きさであり、端子層４２とシンク電極はオーバラップせず、むしろシンク電極か
ら端子層４２への表面に沿ってドーパント濃度の推移において、中間領域６００
によって形成される局所的な最小部分が存在し、この中間領域６００は表面領域
５２の部位である。

【０００９】 高濃度ｐドーピングの領域４０及びエミッタとして機能する高濃度ｎドーピン
グの領域５６を備えたエミッタ電極４４を介して短絡されている、ベースとして
のｐウェル５０と、コレクタとしての埋め込み層５４によって、トランジスタダ
イオード（三相ダイオード）が形成される。コレクタ電極４６を介したコレクタ
の電気的な結合は、高濃度ｎドーピング端子層４２によって行われる。ＥＳＤに
対する保護として使用するために、このトランジスタダイオードは阻止方向に極
性付けられており、したがって例えばアース電位はエミッタ電極４４に印加され
、そして静電放電から保護すべき隣接する集積回路における端子の正の電位はコ
レクタ電極４６に印加される。電極間の電位差が降伏電圧よりも低い限り、（図
１の装置と同様に）トランジスタダイオードは阻止される。さらに端子層４２は
かろうじて非常に高い抵抗で埋め込み層に接続されているにすぎない。なぜなら
ば端子層と埋め込み層との間に生じる可能性のあるいかなる電流経路も、（埋め
込み層及び端子層と比較して低濃度でドーピングされた）表面領域を通って延在
するからである。しかしながらこのことは、降伏が発生した場合には図１の装置
と比較すると、トランジスタダイオードの保持電圧が高くなるということになる
。端子層からシンク電極への間隔ｘによって保持電圧の値を調整することができ
、この値はｘが大きくなるに従い増加する。降伏電圧は保持電圧に依存しておら
ず、同様に間隔ｙを相応に設計することによって選択することができる。

【００１０】 シンク電極５４０は装置の機能的な原理のためには必要とされず、したがって
省略することも可能である。しかしながらこのシンク電極５４０は、他の回路と
の区切りを付け、また寄生効果ないしは基板への漏れ電流を阻止するためには有
用である。図２に記載された相応の装置は、ドーピングを入れ替えることによっ
ても実現することができる。

【００１１】 図３は、コレクタ電極４６とエミッタ電極４４との間の任意の単位による電流
Ｉのダイアグラムを、ボルトを単位とするこれらの電極間の電圧に依存して図示
したものである。曲線ｘ０は図１の装置の特性を表し、曲線ｘ２、ｘ４、ｘ８及
びｘ１０は図２の本発明による装置の特性を表している。ここでｘの後の数字は
、シンク電極５４０から端子層４２までのそれぞれの間隔をマイクロメートルで
示したものである。電圧の値が約５７Ｖに達するとすぐに全ての装置は阻止方向
で抵抗が下がり、ここで降伏後の電圧の相対的な最小値によって保持電圧が与え
られている。図１の装置の場合では、保持電圧は約２５Ｖである。零よりも大き
なｘに対しては、保持電圧は高められており、降伏電圧は、既述のように、十分
に同じまま保たれている。大きなｘの場合には殆ど差異はなく、もっぱらｘを変
化させた場合の最大保持電圧の特殊な事例は、すなわちシンク電極が省略される
ことによって生じる。

【００１２】 高められた保持電圧は、埋め込み層と端子層との高い抵抗の結合によって説明
することができる。すなわち、トランジスタの機能は実際には妨害されているが
、このことはしかしながらＥＳＤ保護素子としての機能にとっては取るに足らな
いものである。つまり阻止方向において装置が導通接続されている場合、表面領
域には電荷担体があふれており、よって抵抗は低くなる。このことは端子層と表
面領域との間に付加的に生じるなだれ効果によって支援され、このなだれ効果は
付加的な電荷担体によって発生する。したがってこのような新しい保護装置は、
非常に電流に依存したコレクタ抵抗を有し、このコレクタ抵抗は「適正な」時点
、すなわち降伏が発生した時点において、したがって保護機能が作動したときに
、ＥＳＤパルスを逃がすのを保証するに抵抗は低くなる。シンク電極と端子層と
の間の間隔が大きければ（８ないしは１０マイクロメートル）、端子層と表面領
域との間のなだれ効果は明確に現れる。すなわち、該当する特性曲線は高い電流
領域においてはｘ＝０よりも小さい勾配を示す。つまりコレクタ結合による大き
な電流に対する抵抗はここで、埋め込み層の抵抗が比較的低くシンク電極を介し
て端子層に接続されている装置と比べて、さらに低くなる。

【図面の簡単な説明】

【図１】 未公開の特許出願に記載された保護装置である。

【図２】 本発明による実施例である。

【図３】 電流電圧ダイアグラムである。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１３年２月１３日（２００１．２．１３）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正の内容】

【特許請求の範囲】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴォルフガング ヴィルケニング ドイツ連邦共和国 プフリンゲン ハウフ シュトラーセ 34 Ｆターム(参考） 5F038 BH06 BH13 EZ20 5F048 AA02 BA06 BA12 CA03 CC10 5F082 AA33 BA22 BA41 BA47 BC11 FA16

Claims (12)

【特許請求の範囲】
1. 【請求項１】 半導体基板（３０）に配置された集積回路用の、半導体基板
   の表面（１０）に対して垂直に表面領域（５２）に配置されたトランジスタダイ
   オード（４４、５６、４０、５０、５２、５４）を備えた、静電放電に対する保
   護装置であって、 該装置のベースエミッタ構造（４４、５６、４０、５０）が表面に組み込まれ
   ており、また該装置のコレクタが埋め込み層（５４）として形成されており、 トランジスタダイオードに対し横方向に移動（ｙ）された端子層（４２）が、
   前記埋め込み層（５４）とのコンタクト用に前記表面領域（５２）に組み込まれ
   ており、 前記の表面領域（５２）とベースエミッタ構造（４４、５６、４０、５０）と
   の間で降伏が発生する前に、トランジスタダイオードの阻止方向での極性では、
   前記端子層（４２）でのパンチスルー（英語：punchthrough）が発生する、静電
   放電に対する保護装置において、 前記端子層（４２）の表面とは反対側の面は完全に、該端子層（４２）よりも
   僅かなドーピング濃度を有する表面領域のゾーンによって囲まれており、 前記の埋め込み層（５４）と端子層（４２）との間の電流経路は、常に前記ゾ
   ーンを介して延在することを特徴とする、静電放電に対する保護装置。
2. 【請求項２】 前記表面領域（５２）に組み込まれたシンク電極（５４０）
   を備え、該シンク電極（５４０）は前記埋め込み層（５４）とオーバラップし、
   表面まで到達する、請求項１記載の保護装置。
3. 【請求項３】 前記のシンク電極（５４０）と端子層（４２）との間の零と
   は異なる間隔（ｘ）が、トランジスタダイオードの得られるべき保持電圧（英語
   「snap-back voltage」）に応じて選定されている、請求項２記載の保護装置。
4. 【請求項４】 前記の端子層（４２）とベースエミッタ構造との間の間隔（
   ｙ）が、トランジスタダイオードの得られるべき降伏電圧に応じて選定されてい
   る、請求項１から３のいずれか１項記載の保護装置。
5. 【請求項５】 前記半導体基板（３０）はｐドーピングされており、前記表
   面領域（５２）はｎドーピングのエピタキシャル層として形成されている、請求
   項１から４のいずれか１項記載の保護装置。
6. 【請求項６】 前記ベースエミッタ構造（４４、５６、４０、５０）は、ト
   ランジスタダイオードのベースを形成し前記表面領域（５２）に組み込まれたｐ
   ドーピングのウェル（５０）を有する、請求項５記載の保護装置。
7. 【請求項７】 ｐドーピングのウェルには、該ｐウェルとのコンタクト用の
   高濃度ｐドーピングの領域（４０）並びに高濃度ｎドーピングの領域（５６）が
   組み込まれており、 前記２つの領域（４０、５６）は互いに金属線、例えば表面に形成されたエミ
   ッタ電極（４４）を介して電気的に接続されている、請求項６記載の保護装置。
8. 【請求項８】 前記埋め込み層（５４）は高濃度ｎドーピングされ、前記の
   基板（３０）と表面領域（５２）との間に配置されており、 該埋め込み層（５４）は少なくともベースエミッタ構造の下方に広がっている
   、請求項５、６または７のいずれか１項記載の保護装置。
9. 【請求項９】 前記埋め込み層は、端子層（４２）の下方にも広がっている
   、請求項８記載の保護装置。
10. 【請求項１０】 前記端子層（４２）は高濃度ｎドーピングである、請求項
    ５から９のいずれか１項記載の保護装置。
11. 【請求項１１】 前記シンク電極（５４０）は高濃度ｎドーピングである、
    請求項５から１０のいずれか１項記載の保護装置。
12. 【請求項１２】 ドーピングが入れ替えられている、請求項５から１１のい
    ずれか１項記載の保護装置。