JPH01187867A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01187867A JPH01187867A JP63011726A JP1172688A JPH01187867A JP H01187867 A JPH01187867 A JP H01187867A JP 63011726 A JP63011726 A JP 63011726A JP 1172688 A JP1172688 A JP 1172688A JP H01187867 A JPH01187867 A JP H01187867A
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Links
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Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、埋込み層を存するコンプリメンタリ型のバイ
ポーラ半導体集積回路装置に関するものである。
ポーラ半導体集積回路装置に関するものである。
従来のこの種の装置は、第３図に示す様な構造であった
。第３図に於いてＮＰＮ ）ランジスタ２０２は、Ｐ型
シリコン基板２■上にＮ型埋込みコレクタ層２３、Ｎ型
エピタキシャル成長Ｎ２６、Ｐ型ベース層２９、Ｎ型エ
ミツタ層３０によって、また、ＰＮＰ トランジスタ２
０１は、Ｐ型シリコン基板２１上にＮ型埋込み層２２、
Ｐ型埋込みコレクタ層２５、Ｐ型コレクタ層２７、Ｎ型
ベースＪＷ３２、Ｐ型エミッタ層３３によって構成され
ている。
。第３図に於いてＮＰＮ ）ランジスタ２０２は、Ｐ型
シリコン基板２■上にＮ型埋込みコレクタ層２３、Ｎ型
エピタキシャル成長Ｎ２６、Ｐ型ベース層２９、Ｎ型エ
ミツタ層３０によって、また、ＰＮＰ トランジスタ２
０１は、Ｐ型シリコン基板２１上にＮ型埋込み層２２、
Ｐ型埋込みコレクタ層２５、Ｐ型コレクタ層２７、Ｎ型
ベースＪＷ３２、Ｐ型エミッタ層３３によって構成され
ている。
（発明が解決しようとする課題〕
バイポーラ半導体素子のコレクタ抵抗低減の為には、埋
込みコレクタ層は高濃度に形成する必要がある。一方、
コレクタ・ベース間耐圧向上の為には埋込みコレクタ層
の上方拡散及びエピタキシャル成長層へのオートドーピ
ングを低減する必要がある。
込みコレクタ層は高濃度に形成する必要がある。一方、
コレクタ・ベース間耐圧向上の為には埋込みコレクタ層
の上方拡散及びエピタキシャル成長層へのオートドーピ
ングを低減する必要がある。
ところで、シリコンに対するＮ型不純物にはリン、アン
チモン、ヒ素等があり、上記の要求を満足させるためＮ
型埋込みコレクタ層の形成にはアンチモン、ヒ素等を用
いるのが一般的である。
チモン、ヒ素等があり、上記の要求を満足させるためＮ
型埋込みコレクタ層の形成にはアンチモン、ヒ素等を用
いるのが一般的である。
他方、Ｐ型不純物としては実用上ボロンしがなく、ボロ
ンはアンチモン、ヒ素等に比べて上方拡散及びオートド
ーピングが著しく、しかも不純物濃度を高濃度に形成す
ると、一般に上方拡散及びオートドーピングが増加する
のでＰ壁埋込みコレクタ層はＮ型埋込みコレクタ層に比
べ高濃度に形成することはできない。
ンはアンチモン、ヒ素等に比べて上方拡散及びオートド
ーピングが著しく、しかも不純物濃度を高濃度に形成す
ると、一般に上方拡散及びオートドーピングが増加する
のでＰ壁埋込みコレクタ層はＮ型埋込みコレクタ層に比
べ高濃度に形成することはできない。
上記の如き従来の集積回路装置に於いては、Ｎ型埋込み
層２２は、Ｎ型埋込みコレクタ層２３と同時に高濃度に
形成されるので、Ｐ壁埋込みコレクタ層２５のＰ型不純
物は、Ｎ型埋込み層２２のＮ型不純物に相殺され、実質
的なＰ壁埋込みコレクタＮ２５の不純物濃度は更に低下
し、ＰＮＰ トランジスタ２０１のコレクタ抵抗が大き
くなるという問題点があった。
層２２は、Ｎ型埋込みコレクタ層２３と同時に高濃度に
形成されるので、Ｐ壁埋込みコレクタ層２５のＰ型不純
物は、Ｎ型埋込み層２２のＮ型不純物に相殺され、実質
的なＰ壁埋込みコレクタＮ２５の不純物濃度は更に低下
し、ＰＮＰ トランジスタ２０１のコレクタ抵抗が大き
くなるという問題点があった。
本発明は、この様な従来の問題点に鑑みてなさらたもの
で、ＮＰＮトランジスタ、ＰＮＰ トランジスタともに
コレクタ抵抗の充分に低いバイポーラ半導体集積回路装
置を提供することを目的とする。
で、ＮＰＮトランジスタ、ＰＮＰ トランジスタともに
コレクタ抵抗の充分に低いバイポーラ半導体集積回路装
置を提供することを目的とする。
上記問題点解決の為に、本発明では、第１図に示す様に
、Ｎ型シリコン基板１を用い、Ｐ型エピタキシャル成長
Ｎ６を形成し、Ｐ壁埋込みコレクタ層３上にＰＮＰトラ
ンジスタを、Ｐ壁埋込み層２中のＮ型埋込みコレクタ層
上にＮＰＮトランジスタを形成する構造とした。
、Ｎ型シリコン基板１を用い、Ｐ型エピタキシャル成長
Ｎ６を形成し、Ｐ壁埋込みコレクタ層３上にＰＮＰトラ
ンジスタを、Ｐ壁埋込み層２中のＮ型埋込みコレクタ層
上にＮＰＮトランジスタを形成する構造とした。
本発明に置いては、■Ｐ型埋込みコレクタ層は低濃度の
Ｎ型シリコン基板上にあるので、Ｎ型不純物で相殺され
る割合が少なく、従って、その実効的不純物濃度を高濃
度（実体上は中濃度）にすることができ、また■Ｎ型埋
込みコレクタ層はボロンに比ベオート上方拡散及びオー
トドーピングの少ないアンチモン、ヒ素等を用いるので
Ｐ壁埋込み層より充分に高濃度に形成することができる
（そのためＰ壁埋込み層による不純物の相殺骨は無視で
きる）。
Ｎ型シリコン基板上にあるので、Ｎ型不純物で相殺され
る割合が少なく、従って、その実効的不純物濃度を高濃
度（実体上は中濃度）にすることができ、また■Ｎ型埋
込みコレクタ層はボロンに比ベオート上方拡散及びオー
トドーピングの少ないアンチモン、ヒ素等を用いるので
Ｐ壁埋込み層より充分に高濃度に形成することができる
（そのためＰ壁埋込み層による不純物の相殺骨は無視で
きる）。
よって、■ＰＮＰ トランジスタ、■ＮＰＮトランジス
タともにコレクタ抵抗を充分小さくすることができる。
タともにコレクタ抵抗を充分小さくすることができる。
第１図は本実施例の半導体集積回路装置の垂直断面を示
す概念口である。
す概念口である。
以下、この装置の製造工程を第２図を引用して説明する
。
。
（１） Ｎ型シリコン基板１内にボロンを選択的に拡
散し、Ｐ壁埋込みＮ２とＰ壁埋込みコレクタ層３を同時
に形成する（第２図（ａ）参照）。
散し、Ｐ壁埋込みＮ２とＰ壁埋込みコレクタ層３を同時
に形成する（第２図（ａ）参照）。
（２）次に分離領域とＰ壁埋込み層２上に選択的にアン
チモンを拡散し、Ｎ型埋込み分離層４及びＮ型埋込みコ
レクタ層５を形成する（第２図（ｂ）参照）。
チモンを拡散し、Ｎ型埋込み分離層４及びＮ型埋込みコ
レクタ層５を形成する（第２図（ｂ）参照）。
（３）次にＰ型エピタキシャル７１６を形成する（第３
図（ｃ）参照）。
図（ｃ）参照）。
（４） 最後に常法に則りＮ型分離層８、ＮＰＮ ト
ランジスタのＮ型コレクク層７、Ｐ型ベースＮ１２、Ｎ
型エミツタ層１３、ＰＮＰ トランジスタのＮ型ベース
層９、Ｐ型エミッタ層１０を形成し、第１図の構造を得
る。
ランジスタのＮ型コレクク層７、Ｐ型ベースＮ１２、Ｎ
型エミツタ層１３、ＰＮＰ トランジスタのＮ型ベース
層９、Ｐ型エミッタ層１０を形成し、第１図の構造を得
る。
上記の様な本発明の構造によれば、Ｐ壁埋込みコレクタ
層３は、低濃度のＮ型しリコン基板１上にあるので、Ｎ
型不純物によってＰ型不純物が相殺されることはほとん
どなく、実効上高濃度（実体上は中濃度）になる、一方
、Ｎ型埋込みコレクタＮ５は、実体上は中濃度のＰ壁埋
込み層２より更に高濃度（実効上、実体上）に形成され
るので相殺される不純物量は無視できる。よって、Ｐ壁
埋込みコレクタ層３、Ｎ型埋込みコレクタ層５ともに高
濃度に形成することができ、ＰＮＰ トランジスタ、Ｎ
ＰＮ ）ランジスタいずれもコレクタ抵抗の低減が可能
となる。
層３は、低濃度のＮ型しリコン基板１上にあるので、Ｎ
型不純物によってＰ型不純物が相殺されることはほとん
どなく、実効上高濃度（実体上は中濃度）になる、一方
、Ｎ型埋込みコレクタＮ５は、実体上は中濃度のＰ壁埋
込み層２より更に高濃度（実効上、実体上）に形成され
るので相殺される不純物量は無視できる。よって、Ｐ壁
埋込みコレクタ層３、Ｎ型埋込みコレクタ層５ともに高
濃度に形成することができ、ＰＮＰ トランジスタ、Ｎ
ＰＮ ）ランジスタいずれもコレクタ抵抗の低減が可能
となる。
それでいて、Ｐ壁埋込みコレクタ層３は、実体上、中濃
度故に上方拡散及びオートドーピングが少なく、Ｎ型埋
込みコレクタ層５は、不純物がアンチモン又はヒ素故に
上方拡散及びオートドーピングが少ない。
度故に上方拡散及びオートドーピングが少なく、Ｎ型埋
込みコレクタ層５は、不純物がアンチモン又はヒ素故に
上方拡散及びオートドーピングが少ない。
尚、本発明の趣旨は、Ｐ壁埋込みコレクタ層とＮ型埋込
みコレクタ層を高濃度に形成したコンプリメンタリ型の
バイポーラ半導体集積回路装置を提供する事にあり、ヘ
ース領域、エミッタ領域等の形成方法、構造に制限され
るものではない。
みコレクタ層を高濃度に形成したコンプリメンタリ型の
バイポーラ半導体集積回路装置を提供する事にあり、ヘ
ース領域、エミッタ領域等の形成方法、構造に制限され
るものではない。
第１図は、本発明の半導体集積回路装置の一実施例の垂
直断面を示す概念図である。 第２図は、第１図に示す装置の製造工程を示す概念図で
ある。 第３図は、従来の半導体集積回路装置の垂直断面を示す
概念図である。 〔主要部分の符号説明〕 １・・・Ｎ型シリコン基板、２・・・Ｐ壁埋込み層、３
．２３・・・Ｐ壁埋込みコレクタ層、４・・・Ｎ型埋込
み分離層、 ５．２５・・・Ｎ型埋込みコレクタ層、６・・・Ｐ型エ
ピタキシャル層、７・・・Ｎ型コレクタ層、８・・・Ｎ
型分離層、 ９．３２・・・Ｎ型ベース層、１０．
３３・・・Ｐ型エミッタ層、 １１．３４・・・Ｐ型コレクタコンタクト層、１２．２
９・・・Ｐ型ベース層、 １３．３０・・・Ｎ型エミツタ層、 １４．３１・・・Ｎ型コレククコンタクト層、１５・・
・Ｐ型エビコンタクト層、 ２１・・・Ｐ型シリコン基板、 ２２・・・Ｎ型埋込み層、 ２４・・・Ｐ壁埋込み分離層、 ２６・・・Ｎ型エピタキシャル層、 ２７・・・Ｐ型コレクタ層、 ２８・・・Ｐ型分離層、 ３５・・・Ｎ型エビコンタクト層、 １０１．２０１・・・ＰＮＰ Ｉ−ランジスタ、１０２
．２０２・・・ＮＰＮ トランジスタ。
直断面を示す概念図である。 第２図は、第１図に示す装置の製造工程を示す概念図で
ある。 第３図は、従来の半導体集積回路装置の垂直断面を示す
概念図である。 〔主要部分の符号説明〕 １・・・Ｎ型シリコン基板、２・・・Ｐ壁埋込み層、３
．２３・・・Ｐ壁埋込みコレクタ層、４・・・Ｎ型埋込
み分離層、 ５．２５・・・Ｎ型埋込みコレクタ層、６・・・Ｐ型エ
ピタキシャル層、７・・・Ｎ型コレクタ層、８・・・Ｎ
型分離層、 ９．３２・・・Ｎ型ベース層、１０．
３３・・・Ｐ型エミッタ層、 １１．３４・・・Ｐ型コレクタコンタクト層、１２．２
９・・・Ｐ型ベース層、 １３．３０・・・Ｎ型エミツタ層、 １４．３１・・・Ｎ型コレククコンタクト層、１５・・
・Ｐ型エビコンタクト層、 ２１・・・Ｐ型シリコン基板、 ２２・・・Ｎ型埋込み層、 ２４・・・Ｐ壁埋込み分離層、 ２６・・・Ｎ型エピタキシャル層、 ２７・・・Ｐ型コレクタ層、 ２８・・・Ｐ型分離層、 ３５・・・Ｎ型エビコンタクト層、 １０１．２０１・・・ＰＮＰ Ｉ−ランジスタ、１０２
．２０２・・・ＮＰＮ トランジスタ。
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基板内に形成した第２導電型の埋
込み層と、第２導電型の埋込みコレクタ層と、前記埋込
み層中に形成した第１導電型の埋込みコレクタ層と、前
記半導体基板上に形成した第２導電型のエピタキシャル
成長層と、前記エピタキシャル成長層中で前記第１導電
型の埋込みコレクタ層上に形成した第１のバイポーラ半
導体素子と、前記第２導電型の埋込みコレクタ層上に形
成した第２のバイポーラ半導体素子を有する半導体集積
回路装置において、 第１の導電型はＮ型、第２の導電型はＰ型、第１のバイ
ポーラ半導体素子はＮＰＮトランジスタ、第２のバイポ
ーラ半導体素子はＰＮＰトランジスタであることを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011726A JPH01187867A (ja) | 1988-01-21 | 1988-01-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011726A JPH01187867A (ja) | 1988-01-21 | 1988-01-21 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01187867A true JPH01187867A (ja) | 1989-07-27 |
Family
ID=11786038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011726A Pending JPH01187867A (ja) | 1988-01-21 | 1988-01-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01187867A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6870227B1 (en) * | 1999-04-16 | 2005-03-22 | Robert Bosch Gmbh | Device for protecting against electrostatic discharge |
-
1988
- 1988-01-21 JP JP63011726A patent/JPH01187867A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6870227B1 (en) * | 1999-04-16 | 2005-03-22 | Robert Bosch Gmbh | Device for protecting against electrostatic discharge |
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