JPS6188562A - トランジスタ - Google Patents
トランジスタInfo
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- JPS6188562A JPS6188562A JP21002684A JP21002684A JPS6188562A JP S6188562 A JPS6188562 A JP S6188562A JP 21002684 A JP21002684 A JP 21002684A JP 21002684 A JP21002684 A JP 21002684A JP S6188562 A JPS6188562 A JP S6188562A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
- H01L29/1008—Base region of bipolar transistors of lateral transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、トランジスタに係り、特に、半導体集積回
路で用いるスイッチング素子として最適なＮＰＮ型トラ
ンジスタに関する。
路で用いるスイッチング素子として最適なＮＰＮ型トラ
ンジスタに関する。
（Ｏ）従来技術
一般に半導体集積回路に形成しているＮＰＮ型トランジ
スタは継型構造がほとんどであり、この種の構造のトラ
ンジスタは、エミッタ・ベース間およびコレクタ・ベー
ス間の接合面積が大きく異なると共に、エミッタとコレ
クタの濃度比が異なるので、比較的大きな飽和電圧を生
しる。そのため、スイッチング素子として使用するには
問題がある。
スタは継型構造がほとんどであり、この種の構造のトラ
ンジスタは、エミッタ・ベース間およびコレクタ・ベー
ス間の接合面積が大きく異なると共に、エミッタとコレ
クタの濃度比が異なるので、比較的大きな飽和電圧を生
しる。そのため、スイッチング素子として使用するには
問題がある。
（ハン目的
この発明は、飽和電圧の発生を最小限に抑え、スイッチ
ング素子として最適なトランジスタを提供することを目
的としている。
ング素子として最適なトランジスタを提供することを目
的としている。
（ニ）構成
この発明に係るトランジスタの特徴とする処は、半導体
基板表面に成長されたエピタキシャル層の内部にＰ型の
ベース層を形成し、前記ベース層の表面よりも大きなＰ
型の低’ｂＴＪ度不純物ルｄを前記ベース層表面に浅く
拡散し、前記ベース層内に間、２度なＮ型のエミッタ層
とコレクタ層とを同一７１．二度でしかも同一形状に形
成したことにある。
基板表面に成長されたエピタキシャル層の内部にＰ型の
ベース層を形成し、前記ベース層の表面よりも大きなＰ
型の低’ｂＴＪ度不純物ルｄを前記ベース層表面に浅く
拡散し、前記ベース層内に間、２度なＮ型のエミッタ層
とコレクタ層とを同一７１．二度でしかも同一形状に形
成したことにある。
（ホ）実施例
第１図は、この発明に係るトランジスタの−・実絶倒の
構造を示す説明図である。
構造を示す説明図である。
同図において、１０はＰ型のシリコンからなる半導体基
板、１１は前記基板１０の表面に成長されたＮ−型のエ
ピタキシャル層、１２は前記エピタキシャル層１１を各
素子毎にそれぞれ分離する分離拡散層である。
板、１１は前記基板１０の表面に成長されたＮ−型のエ
ピタキシャル層、１２は前記エピタキシャル層１１を各
素子毎にそれぞれ分離する分離拡散層である。
１３はＰ生型のベース層であり、この表面積よりも大き
な形状のＰ−型の低濃度不純物層１４が非常に浅く形成
されている。前記ベース層１３内には、同一濃度および
同一形状のＮ＋十梨型コレクタ層１５よびＮ＋＋型エミ
ッタ層１６がそれぞれ隣接するように形成されており、
前記低濃度不純物層１４よりも深く形成される。
な形状のＰ−型の低濃度不純物層１４が非常に浅く形成
されている。前記ベース層１３内には、同一濃度および
同一形状のＮ＋十梨型コレクタ層１５よびＮ＋＋型エミ
ッタ層１６がそれぞれ隣接するように形成されており、
前記低濃度不純物層１４よりも深く形成される。
１７はＮ＋十型の高濃度コンタクト層であり、エピタキ
シャル層ｌｌ内上端に形成されると共に、低濃度不純物
層１４の端縁部分に接触している。１８はシリコン酸化
膜であり、所定位置にコンタクトホールが形成されてい
る。また、１５ａ 、 １６ａ 、 １３ａはコレクタ
電極、エミッタ電極、ベース電極をそれぞれ示している
。
シャル層ｌｌ内上端に形成されると共に、低濃度不純物
層１４の端縁部分に接触している。１８はシリコン酸化
膜であり、所定位置にコンタクトホールが形成されてい
る。また、１５ａ 、 １６ａ 、 １３ａはコレクタ
電極、エミッタ電極、ベース電極をそれぞれ示している
。
なお、前記高濃度コンタクト層１７と低濃度不純物層１
４とを接触させ、これらの接合面上にベース電極１３ａ
を形成することによってエピタキシャル層１１をベース
層１３に接続させている。
４とを接触させ、これらの接合面上にベース電極１３ａ
を形成することによってエピタキシャル層１１をベース
層１３に接続させている。
次に、第１図に示したトランジスタの製造方法の一実施
例を説明する。
例を説明する。
■ Ｐ型半導体基板１０の表面に所定膜厚のＮ−型エピ
タキシャル層１１を成長させる。
タキシャル層１１を成長させる。
■ Ｐ型分離拡散層１２を形成することによりエピタキ
シャル層１１をそれぞれ各素子毎に分離する。
シャル層１１をそれぞれ各素子毎に分離する。
■ 前記分離されたエピタキシャル層１１の略中央にＰ
小型不純物を選択拡散することによりベース層１３を形
成させる。
小型不純物を選択拡散することによりベース層１３を形
成させる。
■ 前記ベース層１３の表面積よりも大きな形状で且つ
薄い膜厚からなるＰ−型の低濃度不純物層１４をベース
層１３の表面に選択拡散させる。
薄い膜厚からなるＰ−型の低濃度不純物層１４をベース
層１３の表面に選択拡散させる。
■ コレクタ層１５、エミッタ層１６、高濃度不純物層
１７を形成すべき部分以外をホトレジストで覆い、これ
をマスクとしてＮ＋＋型不純物をイオン打込し、前記低
濃度不純物層１４よりも深く拡散させることによりコレ
クタ層１５、エミッタ層１６をベース層１３内にそれぞ
れ隣接して形成させると共に、高’１１２度コンタクト
層１７を低濃度不純物層１４の端縁部分に接するように
形成する。
１７を形成すべき部分以外をホトレジストで覆い、これ
をマスクとしてＮ＋＋型不純物をイオン打込し、前記低
濃度不純物層１４よりも深く拡散させることによりコレ
クタ層１５、エミッタ層１６をベース層１３内にそれぞ
れ隣接して形成させると共に、高’１１２度コンタクト
層１７を低濃度不純物層１４の端縁部分に接するように
形成する。
■ エピタキシャル層１１の表面に所定膜厚のシリコン
酸化膜１８を成長させた後、各コンタクトホールを形成
する。
酸化膜１８を成長させた後、各コンタクトホールを形成
する。
■ コレクタ電極１５ａ、エミッタ電極１６ａ、ベース
電極１３ａをそれぞれ蒸着する。なお、ベース電極１３
ａは、低濃度不純物層１４と高濃度コンタクト層１７と
の接合面上部に跨るように形成されている。
電極１３ａをそれぞれ蒸着する。なお、ベース電極１３
ａは、低濃度不純物層１４と高濃度コンタクト層１７と
の接合面上部に跨るように形成されている。
しかして、上記実施例では、低濃度不純物層１４の端縁
に接触する高濃度コンタクト層１７をエピタキシャル層
１１内に形成すると共に、これらの接合面上にベース電
極１３ａを形成して短絡させることにより、エピタキシ
ャル層１１とベース層１３との電位を等しくして、電圧
の安定化を図っている。なお、前記低濃度不純物層１４
と高濃度コンタクト層１７とが接触していなくても上記
効果を得られる。
に接触する高濃度コンタクト層１７をエピタキシャル層
１１内に形成すると共に、これらの接合面上にベース電
極１３ａを形成して短絡させることにより、エピタキシ
ャル層１１とベース層１３との電位を等しくして、電圧
の安定化を図っている。なお、前記低濃度不純物層１４
と高濃度コンタクト層１７とが接触していなくても上記
効果を得られる。
（へ）効果
この発明は、上記詳説したように、エミッタ・ベース間
およびコレクタ・ベース間の接合面積を略同−にさせる
と共に、エミッタ層とコレクタ層の濃度を同一濃度にし
ているから、飽和電圧を最小に抑えることができる。さ
らに、エミッタ層およびコレクタ層が高濃度なので、直
列抵抗か非常に小さくなり、スイッチング素子として使
用するには最適である。しかもエミッタ層とコレクタ層
とをベース層！７に規則正しく形成したことによって対
象性が非常に良くなり、双方向性素子として使用するに
も好ましい。
およびコレクタ・ベース間の接合面積を略同−にさせる
と共に、エミッタ層とコレクタ層の濃度を同一濃度にし
ているから、飽和電圧を最小に抑えることができる。さ
らに、エミッタ層およびコレクタ層が高濃度なので、直
列抵抗か非常に小さくなり、スイッチング素子として使
用するには最適である。しかもエミッタ層とコレクタ層
とをベース層！７に規則正しく形成したことによって対
象性が非常に良くなり、双方向性素子として使用するに
も好ましい。
また、低濃度不純物層を形成したことにより、エミッタ
層からの電子がベース層の表面を移動することなく、ベ
ース層内を有効に電子が移動できる。従って、表面汚染
による形容を受けないのでノイズ等の発生を無くす結果
、スイッチング素子としての信頼性を向上させることが
できる。
層からの電子がベース層の表面を移動することなく、ベ
ース層内を有効に電子が移動できる。従って、表面汚染
による形容を受けないのでノイズ等の発生を無くす結果
、スイッチング素子としての信頼性を向上させることが
できる。
第１図はこの発明に係るトランジスタの一実施例の構造
を示す説明図である。 １０・・・半導体基板、１１・・・エピタキシャル層、
１２・・・分離拡散層、１３・・・ベース層、１３ａ
・・・ベース電極、１４・・・低濃度不純物層、１５・
・・コレクタ層、１６・・・エミッタ層、１７・・・高
濃度コンタクト層。
を示す説明図である。 １０・・・半導体基板、１１・・・エピタキシャル層、
１２・・・分離拡散層、１３・・・ベース層、１３ａ
・・・ベース電極、１４・・・低濃度不純物層、１５・
・・コレクタ層、１６・・・エミッタ層、１７・・・高
濃度コンタクト層。
Claims (1)
- （１）半導体基板表面に成長したエピタキシャル層の内
部に形成されたＰ型のベース層内に同一濃度で且つ同一
形状のＮ型のエミッタ層とコレクタ層を隣接形成し、前
記ベース層の表面に前記エミッタ層およびコレクタ層よ
り拡散深さの浅いＰ型の低濃度不純物層を形成したこと
を特徴とするトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21002684A JPS6188562A (ja) | 1984-10-05 | 1984-10-05 | トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21002684A JPS6188562A (ja) | 1984-10-05 | 1984-10-05 | トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6188562A true JPS6188562A (ja) | 1986-05-06 |
Family
ID=16582584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21002684A Pending JPS6188562A (ja) | 1984-10-05 | 1984-10-05 | トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6188562A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723263A (en) * | 1980-07-18 | 1982-02-06 | Toshiba Corp | Semiconductor device |
| JPS57124472A (en) * | 1981-01-27 | 1982-08-03 | Seiko Instr & Electronics Ltd | Horizontal type transistor for low frequency |
| JPS58218168A (ja) * | 1982-06-14 | 1983-12-19 | Toshiba Corp | 双方向トランジスタ |
-
1984
- 1984-10-05 JP JP21002684A patent/JPS6188562A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723263A (en) * | 1980-07-18 | 1982-02-06 | Toshiba Corp | Semiconductor device |
| JPS57124472A (en) * | 1981-01-27 | 1982-08-03 | Seiko Instr & Electronics Ltd | Horizontal type transistor for low frequency |
| JPS58218168A (ja) * | 1982-06-14 | 1983-12-19 | Toshiba Corp | 双方向トランジスタ |
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