JPS63226065A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63226065A JPS63226065A JP5949087A JP5949087A JPS63226065A JP S63226065 A JPS63226065 A JP S63226065A JP 5949087 A JP5949087 A JP 5949087A JP 5949087 A JP5949087 A JP 5949087A JP S63226065 A JPS63226065 A JP S63226065A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明のバイポーラトランジスタの製造方法は、トラン
ジスタの活性領域（真性ベース領域。
ジスタの活性領域（真性ベース領域。
エミッタ領域）を自己整合的に形成し、かつ真性ベース
領域に接続する外部ベース領域の下側面に自己整合的に
酸化膜を形成することを可能とするものである。これに
より、従来よりも更にコレクタ拳ベース間の寄生容量を
減らすことができるので、高集積・高性能・高速のバイ
ポーラトランジスタの製造が可能となる。
領域に接続する外部ベース領域の下側面に自己整合的に
酸化膜を形成することを可能とするものである。これに
より、従来よりも更にコレクタ拳ベース間の寄生容量を
減らすことができるので、高集積・高性能・高速のバイ
ポーラトランジスタの製造が可能となる。
本発明は半導体装置の製造方法に関するものであり、更
に詳しく言えばバイポーラトランジスタの製造方法に関
するものである。
に詳しく言えばバイポーラトランジスタの製造方法に関
するものである。
第２図は従来例の製造方法によって作成されるバイポー
ラトランジスタの断面図である０図において１はｐ型Ｓ
ｉ基板基板、２はｎ型埋め込み層。
ラトランジスタの断面図である０図において１はｐ型Ｓ
ｉ基板基板、２はｎ型埋め込み層。
３はエピタキシャル成長により形成されたｎ型層、４は
ｐ型アイソレーション層、５はＬＯＣＯ３法により形成
されたＳ＋０２Ｍ 、 ６はベース引き出し電極７を形
成する際の選択酸化により形成された５ｉ０２膜、７は
多結晶Ｓｉ膜からなるベース引き出し電極、８は居間絶
縁膜としてのＳ １ｏ２Ｉ！！ｌである。
ｐ型アイソレーション層、５はＬＯＣＯ３法により形成
されたＳ＋０２Ｍ 、 ６はベース引き出し電極７を形
成する際の選択酸化により形成された５ｉ０２膜、７は
多結晶Ｓｉ膜からなるベース引き出し電極、８は居間絶
縁膜としてのＳ １ｏ２Ｉ！！ｌである。
また９はｎ型コレクタ補償拡散領域、１０はベース引き
出し電極７を介してｐ型不純物を基板に拡散することに
より形成されたｐ型の外部ベース領域、１１と１２はそ
れぞれ自己整合的に外部ベース領域１０の内側に形成さ
れたｐ型真性ベース領域とｎ、型エミッタ領域である。
出し電極７を介してｐ型不純物を基板に拡散することに
より形成されたｐ型の外部ベース領域、１１と１２はそ
れぞれ自己整合的に外部ベース領域１０の内側に形成さ
れたｐ型真性ベース領域とｎ、型エミッタ領域である。
更に１３゜１４．１５はそれぞれベース電極、エミッタ
電極、コレクタ電極である。
電極、コレクタ電極である。
ところで従来例の製造方法によれば、外部ベース領域１
０．真性ベース領域１１．エミッタ領域１２を自己整合
的に形成できるので、バイポーラトランジスタの微細化
および高性能化を図ることができる。
０．真性ベース領域１１．エミッタ領域１２を自己整合
的に形成できるので、バイポーラトランジスタの微細化
および高性能化を図ることができる。
しかし従来例の製造方法によって得られるバイポーラト
ランジスタは、ｐ型外部ベース領域ｌＯとｎ型エピタキ
シャル層３とによって形成されるｐ−ｎ接合容量がコレ
クタ・ベース間容量として付加されるため、コレクタ・
ベース間容量が大きくなり、このため十分な高速動作を
図れないという問題がある。
ランジスタは、ｐ型外部ベース領域ｌＯとｎ型エピタキ
シャル層３とによって形成されるｐ−ｎ接合容量がコレ
クタ・ベース間容量として付加されるため、コレクタ・
ベース間容量が大きくなり、このため十分な高速動作を
図れないという問題がある。
そこで外部ベース領域ｌＯの下側に０２゛を打ち込むこ
とにより、第２図に示すように該外部ベース領域１０の
下側にＳ ｉ０２膜１６を形成してコレクタ・ベース間
容量を低減化することが考えられる。
とにより、第２図に示すように該外部ベース領域１０の
下側にＳ ｉ０２膜１６を形成してコレクタ・ベース間
容量を低減化することが考えられる。
しかしこの方法によれば、５ｉ０２膜１６を外部ベース
領域１０の下側に自己整合的に形成することが困難であ
るため、コレクタ・ベース間容量の十分な低減を図れな
いという問題がある。
領域１０の下側に自己整合的に形成することが困難であ
るため、コレクタ・ベース間容量の十分な低減を図れな
いという問題がある。
本発明はかかる従来の問題に鑑みて創作されたものであ
り、コレクターベース間容量を低減して高速動作が可能
なバイポーラトランジスタの製造方法の提供を目的とす
る。
り、コレクターベース間容量を低減して高速動作が可能
なバイポーラトランジスタの製造方法の提供を目的とす
る。
本発明の半導体装置の製造方法は、単結晶半導体基板上
の表面に部分的に絶縁膜を形成する工程と、エピタキシ
ャル成長法により前記基板上に単結晶半導体膜を、また
絶縁膜上に多結晶半導体膜を形成する工程と、前記単結
晶半導体膜上に部分的に耐熱酸化性膜を形成する工程と
、前記耐熱酸化性膜をマスクとして一導電型不純物を前
記単結晶半導体膜に導入することにより、外部ベース領
域を形成する工程と、前記耐熱酸化性膜をマスクとして
半導体基板中に酸素をイオン注入することにより、前記
外部ベース領域形成部の下部に第１の酸化膜を形成する
工程と、熱酸化により外部ベースが形成された該基板上
表面を酸化して第２の酸化膜を形成する工程と、 前記
耐熱酸化性膜を除去した後、第２の酸化膜をマスクとし
て一導電型および反対導電型の不純物を前記単結晶半導
体膜内にそれぞれ導入して真正ベース領域およびエミッ
タ領域を形成する工程とを有することを特徴とする。
の表面に部分的に絶縁膜を形成する工程と、エピタキシ
ャル成長法により前記基板上に単結晶半導体膜を、また
絶縁膜上に多結晶半導体膜を形成する工程と、前記単結
晶半導体膜上に部分的に耐熱酸化性膜を形成する工程と
、前記耐熱酸化性膜をマスクとして一導電型不純物を前
記単結晶半導体膜に導入することにより、外部ベース領
域を形成する工程と、前記耐熱酸化性膜をマスクとして
半導体基板中に酸素をイオン注入することにより、前記
外部ベース領域形成部の下部に第１の酸化膜を形成する
工程と、熱酸化により外部ベースが形成された該基板上
表面を酸化して第２の酸化膜を形成する工程と、 前記
耐熱酸化性膜を除去した後、第２の酸化膜をマスクとし
て一導電型および反対導電型の不純物を前記単結晶半導
体膜内にそれぞれ導入して真正ベース領域およびエミッ
タ領域を形成する工程とを有することを特徴とする。
本発明によればレジスト膜および耐熱酸化膜をマスクと
して酸素イオンを注入することにより、外部ベース領域
の下側に酸化膜を自己整合的に形成することができる。
して酸素イオンを注入することにより、外部ベース領域
の下側に酸化膜を自己整合的に形成することができる。
またこの耐熱酸化性膜をマスクとして酸化膜を形成した
後、該酸化膜の開口部を介してバイポーラトランジスタ
の活性領域を自己整合的に形成することができる。
後、該酸化膜の開口部を介してバイポーラトランジスタ
の活性領域を自己整合的に形成することができる。
〔実施例〕
次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係るバイポーラトランジス
タの製造工程を示す断面図である。
。第１図は本発明の実施例に係るバイポーラトランジス
タの製造工程を示す断面図である。
（１）まずｐ型Ｓｉ基板１７に埋め込み層１８を形成し
た後、ｎ型のエピタキシャル層１９を形成する０次いで
ｐ型不純物を注入した後、ＬＯＣＯ３法により酸化する
ことにより５ｉ０２膜２１とアイソレーション層２０を
形成する。更にエピタキシャル技術を用いて３００Ｇ−
４００ＯＡのＳｉ膜を成長する。
た後、ｎ型のエピタキシャル層１９を形成する０次いで
ｐ型不純物を注入した後、ＬＯＣＯ３法により酸化する
ことにより５ｉ０２膜２１とアイソレーション層２０を
形成する。更にエピタキシャル技術を用いて３００Ｇ−
４００ＯＡのＳｉ膜を成長する。
これによりエピタキシャル層１９の上に単結晶Ｓｉ膜２
２が成長し、５ｉＯ２１！２１の上に多結晶Ｓｉ膜２３
が成長する（同図（＆））。
２が成長し、５ｉＯ２１！２１の上に多結晶Ｓｉ膜２３
が成長する（同図（＆））。
（２）次いでＣＶＤ法によりＳｉ３Ｎ４膜（耐熱性酸化
膜）を全面に形成した後、パターニングしてＳｉ３Ｎ４
膜２４を形成し、更にＬＯＣＯ５法により選択酸化して
５ｉＯｚ！１２５を形成する。その後、選択的にリン（
Ｐ・）をイオン注入することにより、コレクタ補償拡散
領域２６を形成する（同図（ｂ））。
膜）を全面に形成した後、パターニングしてＳｉ３Ｎ４
膜２４を形成し、更にＬＯＣＯ５法により選択酸化して
５ｉＯｚ！１２５を形成する。その後、選択的にリン（
Ｐ・）をイオン注入することにより、コレクタ補償拡散
領域２６を形成する（同図（ｂ））。
（３）次にレジスト膜を被着した後に、該レジスト膜お
よびＳｉ３Ｎ４ｍをパターニングしてエミッタ・コレク
タ電極形成用窓部にレジスト膜２７およぶＳｉ３Ｎ４膜
２４を残す、そしてｐ型の外部ベース領域２８を形成す
るため、該レジス）［２７およびＳｉ＋＋Ｎ４膜２４を
マスクとして、４０ＫｅＶで５ＸｌＯ’５／ｃｍ２の濃
度のポロン（Ｂ゛）をイオン注入する。更に該外部ベー
ス領域２８の下にＳ ｉ０２膜２９を形成するため、１
８０Ｋｅ■で１×１０１９７ｃｍ２の濃度の酸素（０２
”）をイオン注入する（同図（ｃ））。
よびＳｉ３Ｎ４ｍをパターニングしてエミッタ・コレク
タ電極形成用窓部にレジスト膜２７およぶＳｉ３Ｎ４膜
２４を残す、そしてｐ型の外部ベース領域２８を形成す
るため、該レジス）［２７およびＳｉ＋＋Ｎ４膜２４を
マスクとして、４０ＫｅＶで５ＸｌＯ’５／ｃｍ２の濃
度のポロン（Ｂ゛）をイオン注入する。更に該外部ベー
ス領域２８の下にＳ ｉ０２膜２９を形成するため、１
８０Ｋｅ■で１×１０１９７ｃｍ２の濃度の酸素（０２
”）をイオン注入する（同図（ｃ））。
（４）次いで同図（ｄ）に示すように、Ｓｉ３Ｎ４膜２
４をマスクとして酸化することにより、５ｉ０２膜３０
を形成する。
４をマスクとして酸化することにより、５ｉ０２膜３０
を形成する。
（５）次にＳ ｉ３ Ｎ４膜２４を除去した後にベース
電極窓を形成し、全面に多結晶Ｓｉ膜３１を形成する。
電極窓を形成し、全面に多結晶Ｓｉ膜３１を形成する。
次いでポロンイオン（Ｂ゛）を選択的に注入することに
より、真正ベース領域３２を形成すとともに、ベース電
極のコンタクトをオーミックにする。更にヒ素イオン（
Ａｓ・）を選択的に注入することによりエミッタ領域３
３を形成するとともに、エミッタ電極およびコレクタ電
極のコンタクトをオーミックにする（同図（ｅ））。
より、真正ベース領域３２を形成すとともに、ベース電
極のコンタクトをオーミックにする。更にヒ素イオン（
Ａｓ・）を選択的に注入することによりエミッタ領域３
３を形成するとともに、エミッタ電極およびコレクタ電
極のコンタクトをオーミックにする（同図（ｅ））。
（８）次にＡｎ膜を全面に被着した後に、該Ａｎ膜およ
び多結晶Ｓｉ膜３１をパターニングすることにより、ベ
ース電極３４．エミッタ電極３５およびコレクタ電極３
６を形成すると、本発明の製造方法によるバイポーラト
ランジスタが完成する（同図（ｆ） ） 。
び多結晶Ｓｉ膜３１をパターニングすることにより、ベ
ース電極３４．エミッタ電極３５およびコレクタ電極３
６を形成すると、本発明の製造方法によるバイポーラト
ランジスタが完成する（同図（ｆ） ） 。
このように本発明の実施例によれば、同図（Ｃ）、（ｄ
）および（ｅ）に示すように、外部ベース領域２８の下
の５ｉ０２膜２９と活性領域（エミッタ領域３３．真正
ベース３２）とを同一のマスクで自己整合的に形成する
ことができるので。
）および（ｅ）に示すように、外部ベース領域２８の下
の５ｉ０２膜２９と活性領域（エミッタ領域３３．真正
ベース３２）とを同一のマスクで自己整合的に形成する
ことができるので。
ベース・コレクタ間の容量を、より減らすことが可悌と
なる。これによりトランジスタ動作の高速化が可使とな
るとともに、トランジスタの微細化および高性能化を図
ることができる。
なる。これによりトランジスタ動作の高速化が可使とな
るとともに、トランジスタの微細化および高性能化を図
ることができる。
以上説明したように、本発明によれば外部ベースの下側
に形成する酸化膜とバイポーラトランジスタの活性領域
とを、それぞれ自己整合的に形成することができるので
、コレクタ・ベース間の容量の低減化してバイポーラト
ランジスタの動作の高速化とともに、微細化および高性
能化を同時に図ることが可能となる。
に形成する酸化膜とバイポーラトランジスタの活性領域
とを、それぞれ自己整合的に形成することができるので
、コレクタ・ベース間の容量の低減化してバイポーラト
ランジスタの動作の高速化とともに、微細化および高性
能化を同時に図ることが可能となる。
第１図は本発明の実施例に係る半導体装置の製造方法を
説明する図、 第２図は従来例に係る半導体装置の製造方法を説明する
図である。 （符号の説明） １７・・・Ｓｉ基板、 １８・・・埋込み層、 １９・・・エピタキシャル層、 ２０・・・アイソレーション層、 ２１．２５，２９．３０・・・５ｉ０２膜、２２・・・
単結晶Ｓｉ膜、 ２３．３１・・・多結晶Ｓｉ膜、 ２４・・・５ｉ３ｅ４膜、 ２６・・・コレクタ補償領域。 ２７・・・レジスト膜、 ２８・・・外部ベース領域、 ３２・・・真正ベース領域、 ３３・・・エミッタ領域、 ３４・・・ベース電極、 ３５・・・エミッタ電極、 ３６・・・コレクタ電極。 不承二Ｂ月め実芳鵠７別御ε蛸図 第 １ 図（ぞめ１ン ＋充門の彩吃りＪ睨朗口 第１図（芝の２）
説明する図、 第２図は従来例に係る半導体装置の製造方法を説明する
図である。 （符号の説明） １７・・・Ｓｉ基板、 １８・・・埋込み層、 １９・・・エピタキシャル層、 ２０・・・アイソレーション層、 ２１．２５，２９．３０・・・５ｉ０２膜、２２・・・
単結晶Ｓｉ膜、 ２３．３１・・・多結晶Ｓｉ膜、 ２４・・・５ｉ３ｅ４膜、 ２６・・・コレクタ補償領域。 ２７・・・レジスト膜、 ２８・・・外部ベース領域、 ３２・・・真正ベース領域、 ３３・・・エミッタ領域、 ３４・・・ベース電極、 ３５・・・エミッタ電極、 ３６・・・コレクタ電極。 不承二Ｂ月め実芳鵠７別御ε蛸図 第 １ 図（ぞめ１ン ＋充門の彩吃りＪ睨朗口 第１図（芝の２）
Claims (1)
- 【特許請求の範囲】 単結晶半導体基板上の表面に部分的に絶縁膜を形成する
工程と、 エピタキシャル成長法により前記基板上に単結晶半導体
膜を、また絶縁膜上に多結晶半導体膜を形成する工程と
、 前記単結晶半導体膜上に部分的に耐熱酸化性膜を形成す
る工程と、 前記耐熱酸化性膜をマスクとして一導電型不純物を前記
単結晶半導体膜に導入することにより、外部ベース領域
を形成する工程と、 前記耐熱酸化性膜をマスクとして半導体基板中に酸素を
イオン注入することにより、前記外部ベース領域形成部
の下部に第１の酸化膜を形成する工程と、 熱酸化により外部ベースが形成された該基板上表面を酸
化して第２の酸化膜を形成する工程と、前記耐熱酸化性
膜を除去した後、第２の酸化膜をマスクとして一導電型
および反対導電型の不純物を前記単結晶半導体膜内にそ
れぞれ導入して真正ベース領域およびエミッタ領域を形
成する工程とを有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5949087A JPS63226065A (ja) | 1987-03-13 | 1987-03-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5949087A JPS63226065A (ja) | 1987-03-13 | 1987-03-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63226065A true JPS63226065A (ja) | 1988-09-20 |
Family
ID=13114785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5949087A Pending JPS63226065A (ja) | 1987-03-13 | 1987-03-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63226065A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04241422A (ja) * | 1991-01-16 | 1992-08-28 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5250468A (en) * | 1990-02-05 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device including interlaying insulating film |
-
1987
- 1987-03-13 JP JP5949087A patent/JPS63226065A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250468A (en) * | 1990-02-05 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device including interlaying insulating film |
| JPH04241422A (ja) * | 1991-01-16 | 1992-08-28 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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