JPH01225161A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01225161A JPH01225161A JP63051032A JP5103288A JPH01225161A JP H01225161 A JPH01225161 A JP H01225161A JP 63051032 A JP63051032 A JP 63051032A JP 5103288 A JP5103288 A JP 5103288A JP H01225161 A JPH01225161 A JP H01225161A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にエピタキシ
アル層の厚さが薄い場合の縦型Ｐ Ｎ Ｐ １−ランジ
スタと縦型ＮＰＮトランジスタの二つの異なる導電型ト
ランジスタを有する半導体装置の製造方法に関する。
アル層の厚さが薄い場合の縦型Ｐ Ｎ Ｐ １−ランジ
スタと縦型ＮＰＮトランジスタの二つの異なる導電型ト
ランジスタを有する半導体装置の製造方法に関する。
近年、縦型ＰＮＰ）ランジスタ等において、エピタキシ
アル層を２μｍ程度の薄い層で形成するようになり、そ
れに共なって、製造工程上問題が生じるようになってき
た。
アル層を２μｍ程度の薄い層で形成するようになり、そ
れに共なって、製造工程上問題が生じるようになってき
た。
第２図（ａ）〜（ｆ）は従来の縦型Ｐ Ｎ Ｐ ｌ−ラ
ンジスタと縦型ＮＰＮ トランジスタの二つの異なる導
電型トランジスタを有する半導体装置の製造方法の一例
を説明するための工程順に示した半導体チップの断面図
である。
ンジスタと縦型ＮＰＮ トランジスタの二つの異なる導
電型トランジスタを有する半導体装置の製造方法の一例
を説明するための工程順に示した半導体チップの断面図
である。
第２図（ａ＞に示すように、Ｐ型の半導体基板１の表面
にシリコン酸化膜２を形成し、ホトリソグラフィー法に
より、パターニングする。次に、第２図（ｌ〕）に示す
ように、縦型ＰＮＰ）ランジスタのコレクタと、Ｐ型サ
ブストし−）・とを電気的に分離するための第１のＮ型
埋込層３を形成する９次に、酸素雰囲気下で押込をしな
２表、それによって形成された第１のＮ型埋込層３上の
シリコン酸化膜を除去する９次に、第２図（ｃ）に示す
ように、Ｐ型埋込層７を形成する。次に、第２図（ｄ）
に示すように、縦型ＮＰＮトランジスタに用いる第２の
Ｎ型埋込層３を形成する。次に、第２図（ｅ）に示すよ
うに、シリコン酸化膜２を全面除去した後、Ｎ型エピタ
キシアル層４を成長させる。第２のＮ型埋込層３及びＰ
型埋込層７は、拡散により拡大する９次に、第２図（ｆ
）に示すように、周知の方法により、絶縁領域１１．Ｐ
型拡散領域１２．１３．Ｎ型拡散領域１４．１５゜１７
、フィールド絶縁膜１０．電ｆ！１６を形成することに
より、縦型Ｐ Ｎ Ｐ ）−ランジスタと縦型ＮＰＮト
ランジスタの二つの異なる導電型ｌ・ランジスタを有す
る半導体装置を形成していた。
にシリコン酸化膜２を形成し、ホトリソグラフィー法に
より、パターニングする。次に、第２図（ｌ〕）に示す
ように、縦型ＰＮＰ）ランジスタのコレクタと、Ｐ型サ
ブストし−）・とを電気的に分離するための第１のＮ型
埋込層３を形成する９次に、酸素雰囲気下で押込をしな
２表、それによって形成された第１のＮ型埋込層３上の
シリコン酸化膜を除去する９次に、第２図（ｃ）に示す
ように、Ｐ型埋込層７を形成する。次に、第２図（ｄ）
に示すように、縦型ＮＰＮトランジスタに用いる第２の
Ｎ型埋込層３を形成する。次に、第２図（ｅ）に示すよ
うに、シリコン酸化膜２を全面除去した後、Ｎ型エピタ
キシアル層４を成長させる。第２のＮ型埋込層３及びＰ
型埋込層７は、拡散により拡大する９次に、第２図（ｆ
）に示すように、周知の方法により、絶縁領域１１．Ｐ
型拡散領域１２．１３．Ｎ型拡散領域１４．１５゜１７
、フィールド絶縁膜１０．電ｆ！１６を形成することに
より、縦型Ｐ Ｎ Ｐ ）−ランジスタと縦型ＮＰＮト
ランジスタの二つの異なる導電型ｌ・ランジスタを有す
る半導体装置を形成していた。
上述した従来の半導体装置の製造方法では、縦形ＰＮＰ
トランジスタのコレクタとＰ型シリコン基板１とを電気
的に分離するために、縦型ＰＮＰトランジスタのＰ型埋
込層７下にＮ型埋込層３を形成している。
トランジスタのコレクタとＰ型シリコン基板１とを電気
的に分離するために、縦型ＰＮＰトランジスタのＰ型埋
込層７下にＮ型埋込層３を形成している。
しかし、エピタキシアル層４の厚さが薄い場合、Ｎ型埋
込層３の不純物濃度を高くすると、Ｎ型埋込層３全木の
せり上がりが大きくなり、その上にあるＰ型埋込層７が
押し上げられ、体積が減少してしまうため、結果として
、Ｐ型埋込層７のコレクター抵抗が大きくなってしまう
。これを解決するため、Ｐ型埋込層７の不純物濃度を高
くすると、Ｐ型埋込層７のせり上がりも大きくなってし
まい、上層にあるエピタキシアル層４の厚さが薄いため
、エピタキシアル層４が押しのけられてしまう欠点があ
る６ 上述した欠点を解決するためには、縦型ＰＮＰトランジ
スタ用のＮ型埋込層３の形成は、縦型ＮＰＮトランジス
タに用いるＮ型埋込層とは別に、低濃度で、基板へのせ
り下がりが深くなるように形成し、その上に低濃度のＰ
型埋込層７を形成する必要があるため、Ｎ型埋込層形成
工程のホトレジスＩ・回数が増えると共に、Ｎ型埋込層
３の濃度が低いため、Ｐ型埋込層７．Ｎ型埋込層３．Ｐ
型シリコン基板１をＰＮＰとする寄生Ｉ・ランジスタに
流れ込む電流が大きくなるという欠点があった。
込層３の不純物濃度を高くすると、Ｎ型埋込層３全木の
せり上がりが大きくなり、その上にあるＰ型埋込層７が
押し上げられ、体積が減少してしまうため、結果として
、Ｐ型埋込層７のコレクター抵抗が大きくなってしまう
。これを解決するため、Ｐ型埋込層７の不純物濃度を高
くすると、Ｐ型埋込層７のせり上がりも大きくなってし
まい、上層にあるエピタキシアル層４の厚さが薄いため
、エピタキシアル層４が押しのけられてしまう欠点があ
る６ 上述した欠点を解決するためには、縦型ＰＮＰトランジ
スタ用のＮ型埋込層３の形成は、縦型ＮＰＮトランジス
タに用いるＮ型埋込層とは別に、低濃度で、基板へのせ
り下がりが深くなるように形成し、その上に低濃度のＰ
型埋込層７を形成する必要があるため、Ｎ型埋込層形成
工程のホトレジスＩ・回数が増えると共に、Ｎ型埋込層
３の濃度が低いため、Ｐ型埋込層７．Ｎ型埋込層３．Ｐ
型シリコン基板１をＰＮＰとする寄生Ｉ・ランジスタに
流れ込む電流が大きくなるという欠点があった。
本発明の目的は、ホトレジストの回数を減らすと共に、
寄生トランジスタの影響を小さくすることが可能な半導
体装置の製造方法を提供することにある。
寄生トランジスタの影響を小さくすることが可能な半導
体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、−導電型半導体基板
の一主面に選択的に逆導電型埋込層を形成する工程と、
前記一導電型半導体基板及び前記逆導電型埋込層上に第
１の逆導電型エピタキシアル層を形成する工程と、前記
第１の逆導電型エピタキシアル層上に第１の酸Ｃヒ膜を
形成する工程と、前記第１の酸化膜の前記逆導電型埋込
１層上に対応する部分のうち少なくとも一つの部分を選
択的に除去する工程と、前記逆導電型エピタキシフル層
を前記第１の酸化膜をマスクとして前記逆導電型埋込層
に達するまで異方性エツチングする工程と、エツチング
により露出した前記逆導電型埋込層の領域にイオン注入
して一導電型埋込層を形成する工程と、前記一導電型埋
込層及び前記第１の酸化膜上にそれぞれ第２の逆導電型
エピタキシアル層及び多結晶シリコン層を形成する工程
と、前記多結晶シリコン層がすべてシリコン酸化膜に変
１ヒするまで前記第２の逆導電型エピタキシアル層及び
前記多結晶シリコン層を酸化し第２の酸化膜を形成する
工程と、前記第１及び第２の酸化膜を除去する工程とを
含んで構成される。
の一主面に選択的に逆導電型埋込層を形成する工程と、
前記一導電型半導体基板及び前記逆導電型埋込層上に第
１の逆導電型エピタキシアル層を形成する工程と、前記
第１の逆導電型エピタキシアル層上に第１の酸Ｃヒ膜を
形成する工程と、前記第１の酸化膜の前記逆導電型埋込
１層上に対応する部分のうち少なくとも一つの部分を選
択的に除去する工程と、前記逆導電型エピタキシフル層
を前記第１の酸化膜をマスクとして前記逆導電型埋込層
に達するまで異方性エツチングする工程と、エツチング
により露出した前記逆導電型埋込層の領域にイオン注入
して一導電型埋込層を形成する工程と、前記一導電型埋
込層及び前記第１の酸化膜上にそれぞれ第２の逆導電型
エピタキシアル層及び多結晶シリコン層を形成する工程
と、前記多結晶シリコン層がすべてシリコン酸化膜に変
１ヒするまで前記第２の逆導電型エピタキシアル層及び
前記多結晶シリコン層を酸化し第２の酸化膜を形成する
工程と、前記第１及び第２の酸化膜を除去する工程とを
含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｈ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
第１図（ａ）に示すように、Ｐ型の半導体基板１の表面
にシリコン酸化膜２を形成し、ホトリソグラフィー法に
より、バターニングする５次に、第１図（ｂ）に示すよ
うに、開口部にＮ型の不純物としてヒ素を高濃度注入し
てＮ型埋込層３を形成した後、酸素雰囲気下で押込をす
る。次に、Ｎ型埋込Ｎ３上のシリコン酸ｆヒ膜を全面除
去した後、Ｎ型エピタキシアル層４を２．１７ｔｍ成長
させる。Ｎ型埋込層３は、拡散により拡大する９次に、
第１図（ｃ）に示すように、熱酸化後、縦型ＰＮＰトラ
ンジスタ形成部上のシリコン酸化膜５をホトレジスト法
により選択的にパターニングする。次に、第１図（ｄ）
に示すように、シリコン酸ｆヒ膜５をマスクにして、置
方性ドライエツチングにより、Ｎ型エピタキシアル層４
を１．７μｍエツチングし、Ｎ型埋込層３を露出させる
。その後、熱酸化を行ない、Ｎ型埋込層３の露出した表
面に薄いシリコン酸１ヒ膜６を形成する。次に、第１図
（ｅ）に示すように、薄いシリコン酸化膜６を通してＰ
型不純物としてホウ素をイオン注入することにより、Ｐ
型埋込層７を形成する。なお、本発明では、薄いシリコ
ン酸化膜６を形成せず、直接イオン注入することら可能
である。次に、第１図（ｆ）に示すように、シリコン酸
１ヒ膜６をフッ化水素酸で除去した後、Ｎ型エピタキシ
アル層８をシリコン酸化膜５と同じ高さまで成長させる
。この時、シリコン酸化膜５上にもエピタキシアル層が
成長するが、長すコン酸１ヒ膜上のため、多結晶シリコ
ンつとなる。Ｐ型埋込層７は、拡散により拡大する。次
に、熱酸ｆヒにより、Ｎ型エピタキシアル層８の表面に
シリコン酸１ヒ膜５と同じ厚さの酸１に膜を形成する。
にシリコン酸化膜２を形成し、ホトリソグラフィー法に
より、バターニングする５次に、第１図（ｂ）に示すよ
うに、開口部にＮ型の不純物としてヒ素を高濃度注入し
てＮ型埋込層３を形成した後、酸素雰囲気下で押込をす
る。次に、Ｎ型埋込Ｎ３上のシリコン酸ｆヒ膜を全面除
去した後、Ｎ型エピタキシアル層４を２．１７ｔｍ成長
させる。Ｎ型埋込層３は、拡散により拡大する９次に、
第１図（ｃ）に示すように、熱酸化後、縦型ＰＮＰトラ
ンジスタ形成部上のシリコン酸化膜５をホトレジスト法
により選択的にパターニングする。次に、第１図（ｄ）
に示すように、シリコン酸ｆヒ膜５をマスクにして、置
方性ドライエツチングにより、Ｎ型エピタキシアル層４
を１．７μｍエツチングし、Ｎ型埋込層３を露出させる
。その後、熱酸化を行ない、Ｎ型埋込層３の露出した表
面に薄いシリコン酸１ヒ膜６を形成する。次に、第１図
（ｅ）に示すように、薄いシリコン酸化膜６を通してＰ
型不純物としてホウ素をイオン注入することにより、Ｐ
型埋込層７を形成する。なお、本発明では、薄いシリコ
ン酸化膜６を形成せず、直接イオン注入することら可能
である。次に、第１図（ｆ）に示すように、シリコン酸
１ヒ膜６をフッ化水素酸で除去した後、Ｎ型エピタキシ
アル層８をシリコン酸化膜５と同じ高さまで成長させる
。この時、シリコン酸化膜５上にもエピタキシアル層が
成長するが、長すコン酸１ヒ膜上のため、多結晶シリコ
ンつとなる。Ｐ型埋込層７は、拡散により拡大する。次
に、熱酸ｆヒにより、Ｎ型エピタキシアル層８の表面に
シリコン酸１ヒ膜５と同じ厚さの酸１に膜を形成する。
一般に、多結晶シリコンと単結晶シリコンでは、多結晶
シリコンの方が酸１ヒ速度が速いため、上記酸化により
、多結晶シリコン９は全てシリコン酸化膜に変化する。
シリコンの方が酸１ヒ速度が速いため、上記酸化により
、多結晶シリコン９は全てシリコン酸化膜に変化する。
次に、第１図（ｇ）に示すように、酸化終了後、フッ化
水素酸により、すべてのシリコン酸化膜を除去する。次
に、第１図（ｈ）に示すように、まず絶縁領域１１を形
成することにより、縦型ＰＮＰトランジスタ形成領域と
、縦型ＮＰＮトランジスタ形成領域とを分離する。次に
、周知の方法により、Ｐ型拡散領域１３．コレクタ抵抗
を低くするためのＮ型拡散領域１７．Ｎ型拡散領域１５
．電極１６を形成することにより、縦型ＮＰＮトランジ
スタを形成し、同時にＰ型拡散領域１２．Ｎ型拡散領域
１４．Ｐ型拡散領域１３．抵抗を低くするためのＮ型拡
散領Ｎ１５、電ｆ！１６を形成することにより、縦型Ｐ
ＮＰ トランジスタを形成する。以上の工程により、縦
型ＰＮＰトランジスタと縦型Ｎ Ｐ Ｎ ｌ−ランジス
タの二つの異なる導電型トランジスタを有する半導体装
置を形成する。
水素酸により、すべてのシリコン酸化膜を除去する。次
に、第１図（ｈ）に示すように、まず絶縁領域１１を形
成することにより、縦型ＰＮＰトランジスタ形成領域と
、縦型ＮＰＮトランジスタ形成領域とを分離する。次に
、周知の方法により、Ｐ型拡散領域１３．コレクタ抵抗
を低くするためのＮ型拡散領域１７．Ｎ型拡散領域１５
．電極１６を形成することにより、縦型ＮＰＮトランジ
スタを形成し、同時にＰ型拡散領域１２．Ｎ型拡散領域
１４．Ｐ型拡散領域１３．抵抗を低くするためのＮ型拡
散領Ｎ１５、電ｆ！１６を形成することにより、縦型Ｐ
ＮＰ トランジスタを形成する。以上の工程により、縦
型ＰＮＰトランジスタと縦型Ｎ Ｐ Ｎ ｌ−ランジス
タの二つの異なる導電型トランジスタを有する半導体装
置を形成する。
以上説明したように本発明は、Ｎ型埋込層を形成後、エ
ピタキシアル層を成長させ、縮型ＰＮＰｌ・ランジスタ
を形成する領域のエピタキシアル層を異方性ドライエツ
チングによりＮ型埋込層に達するまでエツチングし、Ｐ
型不純物のイオン注入により、Ｎ型埋込層−ＦにＰ型埋
込層を形成した後、その上にＮ型エピタキシアル層を形
成することにより、Ｐ型埋込層はその下層にあるＮ型埋
込層の濃度に影響されずに形成することができ、Ｎ型埋
込層の濃度も高くすることができるため、寄生ＰＮＰト
ランジスタの影響も小さくすることができると共に、Ｎ
型埋込層の形成工程が一度ですむため、ホトレジスト回
数を減らすことができる効果がある。
ピタキシアル層を成長させ、縮型ＰＮＰｌ・ランジスタ
を形成する領域のエピタキシアル層を異方性ドライエツ
チングによりＮ型埋込層に達するまでエツチングし、Ｐ
型不純物のイオン注入により、Ｎ型埋込層−ＦにＰ型埋
込層を形成した後、その上にＮ型エピタキシアル層を形
成することにより、Ｐ型埋込層はその下層にあるＮ型埋
込層の濃度に影響されずに形成することができ、Ｎ型埋
込層の濃度も高くすることができるため、寄生ＰＮＰト
ランジスタの影響も小さくすることができると共に、Ｎ
型埋込層の形成工程が一度ですむため、ホトレジスト回
数を減らすことができる効果がある。
第１図（ａ）〜（ｈ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｆ）は従来の半導体装置の製造方法の一例を説明
するための工程順に示した半導体チップの断面図である
。 １・・・シリコン基板、２・・・シリコンＰｉｒｔ二膜
、３・・・Ｎ型埋込層、４・・・Ｎ型エピタキシアル層
、５．６・・・シリコン酸化膜、７・・・Ｐ型埋込層、
８・・・Ｎ型エピタキシアル層、９・・・多結晶シリコ
ン層、１０・・・シリコン酸化膜、１１・・・絶縁領域
、１２．１３・・・Ｐ型拡散領域、１４，１５．１７・
・・Ｎ型拡散領域、１６・・・電極。
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｆ）は従来の半導体装置の製造方法の一例を説明
するための工程順に示した半導体チップの断面図である
。 １・・・シリコン基板、２・・・シリコンＰｉｒｔ二膜
、３・・・Ｎ型埋込層、４・・・Ｎ型エピタキシアル層
、５．６・・・シリコン酸化膜、７・・・Ｐ型埋込層、
８・・・Ｎ型エピタキシアル層、９・・・多結晶シリコ
ン層、１０・・・シリコン酸化膜、１１・・・絶縁領域
、１２．１３・・・Ｐ型拡散領域、１４，１５．１７・
・・Ｎ型拡散領域、１６・・・電極。
Claims (1)
- 一導電型半導体基板の一主面に選択的に逆導電型埋込
層を形成する工程と、前記一導電型半導体基板及び前記
逆導電型埋込層上に第１の逆導電型エピタキシァル層を
形成する工程と、前記第１の逆導電型エピタキシァル層
上に第１の酸化膜を形成する工程と、前記第１の酸化膜
の前記逆導電型埋込層上に対応する部分のうち少なくと
も一つの部分を選択的に除去する工程と、前記逆導電型
エピタキシァル層を前記第１の酸化膜をマスクとして前
記逆導電型埋込層に達するまで異方性エッチングする工
程と、エッチングにより露出した前記逆導電型埋込層の
領域にイオン注入して一導電型埋込層を形成する工程と
、前記一導電型埋込層及び前記第１の酸化膜上にそれぞ
れ第２の逆導電型エピタキシァル層及び多結晶シリコン
層を形成する工程と、前記多結晶シリコン層がすべてシ
リコン酸化膜に変化するまで前記第２の逆導電型エピタ
キシァル層及び前記多結晶シリコン層を酸化し第２の酸
化膜を形成する工程と、前記第１及び第２の酸化膜を除
去する工程とを含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63051032A JPH01225161A (ja) | 1988-03-03 | 1988-03-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63051032A JPH01225161A (ja) | 1988-03-03 | 1988-03-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01225161A true JPH01225161A (ja) | 1989-09-08 |
Family
ID=12875469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63051032A Pending JPH01225161A (ja) | 1988-03-03 | 1988-03-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01225161A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266109A (ja) * | 2006-03-27 | 2007-10-11 | Mitsumi Electric Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-03-03 JP JP63051032A patent/JPH01225161A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266109A (ja) * | 2006-03-27 | 2007-10-11 | Mitsumi Electric Co Ltd | 半導体装置の製造方法 |
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