JPH01233754A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01233754A JPH01233754A JP63060857A JP6085788A JPH01233754A JP H01233754 A JPH01233754 A JP H01233754A JP 63060857 A JP63060857 A JP 63060857A JP 6085788 A JP6085788 A JP 6085788A JP H01233754 A JPH01233754 A JP H01233754A
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に異なった深
さの埋込層を有する半導体装置の製造方法に関する。
さの埋込層を有する半導体装置の製造方法に関する。
近年、異なった深さの埋込層を有する半導体装置、例え
ば高耐圧を必要とするＮＰＮ）ランジスタと、高速を必
要とするＮＰＮトランジスタを同時に形成する製造方法
が実用化されている。
ば高耐圧を必要とするＮＰＮ）ランジスタと、高速を必
要とするＮＰＮトランジスタを同時に形成する製造方法
が実用化されている。
第３図（ａ）〜（ｅ）は従来の半導体装置の製造方法の
一例を説明するための工程順に示した半導体チップの断
面図である。
一例を説明するための工程順に示した半導体チップの断
面図である。
第３図（ａ）に示すように、Ｐ型の半導体基板１の表面
にシリコン酸化膜２ａを形成し、ホトリソグラフィー法
によりパターニングし、高耐圧を必要とするＮ Ｐ Ｎ
１−ランジスタ用のＮ型埋込層３を形成する。次に、
第３図（ｂ）に示すように、Ｎ型エピタキシャル層４を
成長した後、表面を酸１ヒさせて形成したシリコン酸化
膜２ｂをホトリソグラフィー法によりパターニングする
。次に、第３図（ｃ）に示すように、高速を必要とする
ＮＰＮトランジスタ用のＮ型埋込層６を形成し、Ｎ型エ
ピタキシャル層１４を成長した後、熱酸化により、シリ
コン酸化膜５を形成する。次に、第３図（ｄ）に示すよ
うに、フォトリソグラフィー法によりパターニング後、
Ｐ型不純物を拡散してＰ・型絶縁拡散領域１６を形成し
、高耐圧を必要とするＮＰＮ）ランジスタ形成領域と、
高速を必要とするＮＰＮトランジスタ形成領域とを絶縁
分離する。次に、フォトリソグラフィー法によりパター
ニング後、コレクターコンタクトとＮ型埋込層６との間
の抵抗を低くする為、Ｎ型拡散領域１５がＮ型埋込層６
に達するように形成する。次に、第３図（ｅ）に示すよ
うに、周知の方法により、Ｐ型拡散領域１１．Ｎ型拡散
領域１２．電極１３を形成することにより、高耐圧を必
要とするＮＰＮトランジスタと、高速を必要とするＮＰ
Ｎ）ランジスタを含む半導体装置を形成していた。
にシリコン酸化膜２ａを形成し、ホトリソグラフィー法
によりパターニングし、高耐圧を必要とするＮ Ｐ Ｎ
１−ランジスタ用のＮ型埋込層３を形成する。次に、
第３図（ｂ）に示すように、Ｎ型エピタキシャル層４を
成長した後、表面を酸１ヒさせて形成したシリコン酸化
膜２ｂをホトリソグラフィー法によりパターニングする
。次に、第３図（ｃ）に示すように、高速を必要とする
ＮＰＮトランジスタ用のＮ型埋込層６を形成し、Ｎ型エ
ピタキシャル層１４を成長した後、熱酸化により、シリ
コン酸化膜５を形成する。次に、第３図（ｄ）に示すよ
うに、フォトリソグラフィー法によりパターニング後、
Ｐ型不純物を拡散してＰ・型絶縁拡散領域１６を形成し
、高耐圧を必要とするＮＰＮ）ランジスタ形成領域と、
高速を必要とするＮＰＮトランジスタ形成領域とを絶縁
分離する。次に、フォトリソグラフィー法によりパター
ニング後、コレクターコンタクトとＮ型埋込層６との間
の抵抗を低くする為、Ｎ型拡散領域１５がＮ型埋込層６
に達するように形成する。次に、第３図（ｅ）に示すよ
うに、周知の方法により、Ｐ型拡散領域１１．Ｎ型拡散
領域１２．電極１３を形成することにより、高耐圧を必
要とするＮＰＮトランジスタと、高速を必要とするＮＰ
Ｎ）ランジスタを含む半導体装置を形成していた。
上述した従来の半導体装置の製造方法では、Ｎ型エピタ
キシャル層４とＮ型エピタキシャル層１４のダブルエピ
タキシャル成長を用いているため、Ｎ型埋込層６からの
オートドープにより、Ｎ型エピタキシャル層４とＮ型エ
ピタキシャル層１４との界面の不純物濃度が高くなり、
トランジスタの耐圧がコレクターベース間で決まってい
る場合、空乏層の伸びがＮ型エピタキシャル層４とＮ型
エピタキシャル層１４との界面で抑えられる為、耐圧低
下を起こす欠点がある。又、高速を必要とするトランジ
スタにおいて、コレクターコンタクト直下飽和抵抗を低
くする為に、コレクターコンタクト部と埋込層を高濃度
不純物層で接続するためのホトレジストを行なわなけれ
ばならず、しかも、Ｎ型の高濃度不純物として通常用い
られているリンは、拡散係数が大きいために拡散後の横
拡がりが大きく素子の集積化ができないという欠点があ
った。
キシャル層４とＮ型エピタキシャル層１４のダブルエピ
タキシャル成長を用いているため、Ｎ型埋込層６からの
オートドープにより、Ｎ型エピタキシャル層４とＮ型エ
ピタキシャル層１４との界面の不純物濃度が高くなり、
トランジスタの耐圧がコレクターベース間で決まってい
る場合、空乏層の伸びがＮ型エピタキシャル層４とＮ型
エピタキシャル層１４との界面で抑えられる為、耐圧低
下を起こす欠点がある。又、高速を必要とするトランジ
スタにおいて、コレクターコンタクト直下飽和抵抗を低
くする為に、コレクターコンタクト部と埋込層を高濃度
不純物層で接続するためのホトレジストを行なわなけれ
ばならず、しかも、Ｎ型の高濃度不純物として通常用い
られているリンは、拡散係数が大きいために拡散後の横
拡がりが大きく素子の集積化ができないという欠点があ
った。
本発明の目的は、ダブルエピタキシャル成長を行なわず
に、異なった深さの埋込層が形成可能で、さらに、コレ
クタ・リン拡散を用いずにコレクターコンタクト直下飽
和抵抗を低く、しかも集積化が可能な半導体装置の製造
方法を提供することにある。
に、異なった深さの埋込層が形成可能で、さらに、コレ
クタ・リン拡散を用いずにコレクターコンタクト直下飽
和抵抗を低く、しかも集積化が可能な半導体装置の製造
方法を提供することにある。
本発明の半導体装置の製造方法は、一導電型半導体基板
の一主面に選択的に第１の逆導電型埋込層を形成する工
程と、前記一導電型半導体基板及び前記第１の逆導電型
埋込層上に第１の逆導電型エピタキシャル層を形成する
工程と、前記第１の逆導電型エピタキシャル層上に第１
の酸化膜を形成する工程と、前記第１の酸化膜の領域の
うち少なくとも一つの領域部分を選択的に除去する工程
と、前記第１の酸化膜をマスクとして前記第１の逆導電
型エピタキシャル層を所定の位置まで異方性エツチング
して穴部を形成する工程と、前記穴部に逆導電型不純物
を拡散して第２の逆導電型埋込層を形成する工程と、前
記第２の逆導電型埋込層及び第１の逆導電型エピタキシ
ャル層上にそれぞれ第２の逆導電型エピタキシャル層又
は一導電型エピタキシャル層及び多結晶シリコン層を形
成する工程と、前記多結晶シリコン層がすべてシリ、コ
ン酸化膜に変化するまで前記第２の逆導電型エピタキシ
ャル層又は一導電型エピタキシャル層及び前記多結晶シ
リコン層を酸化し第２の酸化膜を形成する工程と、前記
第１及び第２の酸化膜を除去する工程とを含んで構成さ
れる。
の一主面に選択的に第１の逆導電型埋込層を形成する工
程と、前記一導電型半導体基板及び前記第１の逆導電型
埋込層上に第１の逆導電型エピタキシャル層を形成する
工程と、前記第１の逆導電型エピタキシャル層上に第１
の酸化膜を形成する工程と、前記第１の酸化膜の領域の
うち少なくとも一つの領域部分を選択的に除去する工程
と、前記第１の酸化膜をマスクとして前記第１の逆導電
型エピタキシャル層を所定の位置まで異方性エツチング
して穴部を形成する工程と、前記穴部に逆導電型不純物
を拡散して第２の逆導電型埋込層を形成する工程と、前
記第２の逆導電型埋込層及び第１の逆導電型エピタキシ
ャル層上にそれぞれ第２の逆導電型エピタキシャル層又
は一導電型エピタキシャル層及び多結晶シリコン層を形
成する工程と、前記多結晶シリコン層がすべてシリ、コ
ン酸化膜に変化するまで前記第２の逆導電型エピタキシ
ャル層又は一導電型エピタキシャル層及び前記多結晶シ
リコン層を酸化し第２の酸化膜を形成する工程と、前記
第１及び第２の酸化膜を除去する工程とを含んで構成さ
れる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｆ＞は本発明の第１の実施例を説明す
るための工程順に示した半導体チ・ンブの断面図である
。
るための工程順に示した半導体チ・ンブの断面図である
。
第１図（ａ）に示すように、Ｐ型の半導体基板１の表面
にシリコン酸化膜２ａを形成し、ホトリソグラフィー法
により、パターニングし、アンチモンを拡散することに
より、高耐圧を必要とするＮＰＮトランジスタ用のＮ型
埋込層３を形成した後、酸素雰囲気下で押込をする。次
に、第１図（ｂ）に示すように、シリコン酸化膜２ａを
全面除去した後、Ｎ型エピタキシャル層４を成長させる
。熱酸化後、シリコン酸化膜５をホトレジスト法により
泗択的にパターニングする。次に、シリコン酸化膜５を
マスクにして、異方性ドライエツチングにより、Ｎ型エ
ピタキシャル層４を例えば２μｍエツチングして、穴部
２１を形成する。次に、第１図（ｃ）に示すように、穴
部２１にアンチモンを拡散することにより、高速を必要
とするＮＰＮトランジスタ用のＮ型埋込層６を形成し、
酸素゛雰囲気下で押込した後、シリコン酸化膜７をフッ
化水素酸で全面除去する。次に、第１図（ｄ）に示すよ
うに、全面にＮ型エピタキシャル層８をシリコン酸化膜
５と同じ高さまで成長させる。
にシリコン酸化膜２ａを形成し、ホトリソグラフィー法
により、パターニングし、アンチモンを拡散することに
より、高耐圧を必要とするＮＰＮトランジスタ用のＮ型
埋込層３を形成した後、酸素雰囲気下で押込をする。次
に、第１図（ｂ）に示すように、シリコン酸化膜２ａを
全面除去した後、Ｎ型エピタキシャル層４を成長させる
。熱酸化後、シリコン酸化膜５をホトレジスト法により
泗択的にパターニングする。次に、シリコン酸化膜５を
マスクにして、異方性ドライエツチングにより、Ｎ型エ
ピタキシャル層４を例えば２μｍエツチングして、穴部
２１を形成する。次に、第１図（ｃ）に示すように、穴
部２１にアンチモンを拡散することにより、高速を必要
とするＮＰＮトランジスタ用のＮ型埋込層６を形成し、
酸素゛雰囲気下で押込した後、シリコン酸化膜７をフッ
化水素酸で全面除去する。次に、第１図（ｄ）に示すよ
うに、全面にＮ型エピタキシャル層８をシリコン酸化膜
５と同じ高さまで成長させる。
この時、シリコン酸化膜５上にもエピタキシャル層が成
長するが、シリコン酸化膜上のため、多結晶シリコン９
となる。次に、熱酸化により、Ｎ型エピタキシャル層８
の表面にシリコン酸化膜５と同じ厚さの酸化膜を形成す
る。一般に、多結晶シリコンと単結晶シリコンでは、多
結晶シリコンの方が酸化速度が速いため、上記酸化によ
り、多結晶シリコン９は全てシリコン酸化膜に変化する
。
長するが、シリコン酸化膜上のため、多結晶シリコン９
となる。次に、熱酸化により、Ｎ型エピタキシャル層８
の表面にシリコン酸化膜５と同じ厚さの酸化膜を形成す
る。一般に、多結晶シリコンと単結晶シリコンでは、多
結晶シリコンの方が酸化速度が速いため、上記酸化によ
り、多結晶シリコン９は全てシリコン酸化膜に変化する
。
次に、第１図（ｅ）に示すように、酸化終了後、フッ化
水素酸により、すべてのシリコン酸化膜を除去する。次
に、第１図（ｆ）に示すように、周知の方法により、ま
ず絶縁領域１０を形成して、高耐圧を必要とするＮＰＮ
トランジスタ形成領域と、高速を必要とするＮＰＮ）ラ
ンジスタ形成領域を絶縁分離する。次に、Ｐ型拡散領域
１１．Ｎ型拡散領域１２．電極１３をそれぞれの領域に
形成することにより、高耐圧を必要とするＮＰＮ）ラン
ジスタと、高速を必要とするＮＰＮトランジスタを含む
半導体装置を形成する。
水素酸により、すべてのシリコン酸化膜を除去する。次
に、第１図（ｆ）に示すように、周知の方法により、ま
ず絶縁領域１０を形成して、高耐圧を必要とするＮＰＮ
トランジスタ形成領域と、高速を必要とするＮＰＮ）ラ
ンジスタ形成領域を絶縁分離する。次に、Ｐ型拡散領域
１１．Ｎ型拡散領域１２．電極１３をそれぞれの領域に
形成することにより、高耐圧を必要とするＮＰＮ）ラン
ジスタと、高速を必要とするＮＰＮトランジスタを含む
半導体装置を形成する。
第２図（ａ）〜（ｃ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
第２図（ａ）に示すように、第１の実施例と同様な工程
により、穴部２１にアンチモンを拡散し、Ｎ型埋込層６
を形成し、酸素雰囲気下で押込した後、シリコン酸化膜
をフッ化水素酸で全面除去する。次に、全面にＰ型エピ
タキシャル層２０をシリコン酸化膜５と同じ高さまで成
長させる。次に、第２図（ｂ）に示すように、熱＊（ヒ
により、Ｐ型エピタキシャル層２０の表面にシリコン酸
化膜５と同じ厚さの酸化膜を形成した後、フッ化水素酸
により、すべてのシリコン酸化膜を除去する。次に、第
２図（ｃ）に示すように、Ｐ型エピタキシャル層２０に
Ｐ型拡散領域を形成することにより、ＭＯＳ型Ｎチャネ
ルトランジスタを形成する。
により、穴部２１にアンチモンを拡散し、Ｎ型埋込層６
を形成し、酸素雰囲気下で押込した後、シリコン酸化膜
をフッ化水素酸で全面除去する。次に、全面にＰ型エピ
タキシャル層２０をシリコン酸化膜５と同じ高さまで成
長させる。次に、第２図（ｂ）に示すように、熱＊（ヒ
により、Ｐ型エピタキシャル層２０の表面にシリコン酸
化膜５と同じ厚さの酸化膜を形成した後、フッ化水素酸
により、すべてのシリコン酸化膜を除去する。次に、第
２図（ｃ）に示すように、Ｐ型エピタキシャル層２０に
Ｐ型拡散領域を形成することにより、ＭＯＳ型Ｎチャネ
ルトランジスタを形成する。
本実施例では、Ｎ型エピタキシャル層中にＰ型エピタキ
シャル層を形成できるため、Ｎ型エピタキシャル層には
ＮＰＮ）−ランジスタ、Ｐ型エピタキシャル層にはＭＯ
３型Ｎチャネルトランジスタを同時に形成することが可
能となる。
シャル層を形成できるため、Ｎ型エピタキシャル層には
ＮＰＮ）−ランジスタ、Ｐ型エピタキシャル層にはＭＯ
３型Ｎチャネルトランジスタを同時に形成することが可
能となる。
以上説明したように本発明は、第１のＮ型埋込層の形成
後、エピタキシャル層を成長し、第２の埋込層を形成す
る領域のエピタキシャル層を異方性ドライエツチングに
より所定の深さまでエツチングした後、拡散により第２
の埋込層を形成するため、ダブルエピタキシャル成長を
行なわないですみ、第１の埋込層上のエピタキシャルの
不純物濃度は均一になり、かつ、第２の埋込層形成時に
、不純物は底面ばかりでなく側面にも拡散されるため、
コレクターコンタクト部から埋込層までの不純物濃度が
高くなり、コレクタ・リン拡散を用いなくてもコレクタ
ーコンタクト直下飽和抵抗を低くすることができ、しか
も、不純物として、アンチモンやヒ素などのリンよりも
拡散係数が低い不純物を使用できるため、横波がりのマ
ージンが小さくなるため、素子の集Ｉ１１ヒが可能とな
る効果がある。
後、エピタキシャル層を成長し、第２の埋込層を形成す
る領域のエピタキシャル層を異方性ドライエツチングに
より所定の深さまでエツチングした後、拡散により第２
の埋込層を形成するため、ダブルエピタキシャル成長を
行なわないですみ、第１の埋込層上のエピタキシャルの
不純物濃度は均一になり、かつ、第２の埋込層形成時に
、不純物は底面ばかりでなく側面にも拡散されるため、
コレクターコンタクト部から埋込層までの不純物濃度が
高くなり、コレクタ・リン拡散を用いなくてもコレクタ
ーコンタクト直下飽和抵抗を低くすることができ、しか
も、不純物として、アンチモンやヒ素などのリンよりも
拡散係数が低い不純物を使用できるため、横波がりのマ
ージンが小さくなるため、素子の集Ｉ１１ヒが可能とな
る効果がある。
第１図（ａ）〜（ｆ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｃ）は本発明の第２の実施例を説明するため
の工程順に示した半導体チップの断面図、第３図（ａ）
〜（ｅ）は従来の半導体装置の製造方法の一例を説明す
るための工程順に示した半導体チップの断面図である。 ｌ・・・シリコン基板、２ａ、２ｂ・・・シリコン酸化
膜、３・・・Ｎ型埋込層、４・・・Ｎ型エピタキシャル
層、５・・・シリコン酸化膜、６・・・Ｎ型埋込層、７
・・・シリコン酸化膜、８・・・Ｎ型エピタキシャル層
、９・・・多結晶シリコン層、１０・・・Ｐ型絶縁拡散
領域、１１・・・Ｐ型拡散領域、１２・・・Ｎ型拡散領
域、１３・・・電極、１４・・・Ｎ型エピタキシャル層
、１５・・・Ｎ型拡散領域、１６・・・Ｐ型絶縁拡散領
域、１７・・・Ｐ型拡散領域、２０・・・Ｐ型エピタキ
シャル層、２１・・・穴部。
るための工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｃ）は本発明の第２の実施例を説明するため
の工程順に示した半導体チップの断面図、第３図（ａ）
〜（ｅ）は従来の半導体装置の製造方法の一例を説明す
るための工程順に示した半導体チップの断面図である。 ｌ・・・シリコン基板、２ａ、２ｂ・・・シリコン酸化
膜、３・・・Ｎ型埋込層、４・・・Ｎ型エピタキシャル
層、５・・・シリコン酸化膜、６・・・Ｎ型埋込層、７
・・・シリコン酸化膜、８・・・Ｎ型エピタキシャル層
、９・・・多結晶シリコン層、１０・・・Ｐ型絶縁拡散
領域、１１・・・Ｐ型拡散領域、１２・・・Ｎ型拡散領
域、１３・・・電極、１４・・・Ｎ型エピタキシャル層
、１５・・・Ｎ型拡散領域、１６・・・Ｐ型絶縁拡散領
域、１７・・・Ｐ型拡散領域、２０・・・Ｐ型エピタキ
シャル層、２１・・・穴部。
Claims (2)
- （１）一導電型半導体基板の一主面に選択的に第１の逆
導電型埋込層を形成する工程と、前記一導電型半導体基
板及び前記第１の逆導電型埋込層上に第１の逆導電型エ
ピタキシャル層を形成する工程と、前記第１の逆導電型
エピタキシャル層上に、第１の酸化膜を形成する工程と
、前記第１の酸化膜の領域のうち少なくとも一つの領域
部分を選択的に除去する工程と、前記第１の酸化膜をマ
スクとして前記第１の逆導電型エピタキシャル層を所定
の位置まで異方性エッチングして穴部を形成する工程と
、前記穴部に逆導電型不純物を拡散して第２の逆導電型
埋込層を形成する工程と、前記第２の逆導電型埋込層及
び第１の逆導電型エピタキシャル層上にそれぞれ第２の
逆導電型エピタキシャル層及び多結晶シリコン層を形成
する工程と、前記多結晶シリコン層がすべてシリコン酸
化膜に変化するまで前記第２の逆導電型エピタキシャル
層及び前記多結晶シリコン層を酸化し第２の酸化膜を形
成する工程と、前記第１及び第２の酸化膜を除去する工
程とを含むことを特徴とする半導体装置の製造方法。 - （２）一導電型半導体基板の一主面に選択的に第１の逆
導電型埋込層を形成する工程と、前記一導電型半導体基
板及び前記第１の逆導電型埋込層上に第１の逆導電型エ
ピタキシャル層を形成する工程と、前記第１の逆導電型
エピタキシャル層上に第１の酸化膜を形成する工程と、
前記第１の酸化膜の領域のうち少なくとも一つの領域部
分を選択的に除去する工程と、前記第１の酸化膜をマス
クとして前記第１の逆導電型エピタキシャル層を所定の
位置まで異方性エッチングして穴部を形成する工程と、
前記穴部に逆導電型不純物を拡散して第２の逆導電型埋
込層を形成する工程と、前記第２の逆導電型埋込層及び
第１の逆導電型エピタキシャル層上にそれぞれ一導電型
エピタキシャル層及び多結晶シリコン層を形成する工程
と、前記多結晶シリコン層がすべてシリコン酸化膜に変
化するまで一導電型エピタキシャル層及び前記多結晶シ
リコン層を酸化し第２の酸化膜を形成する工程と、前記
第１及び第２の酸化膜を除去する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63060857A JPH01233754A (ja) | 1988-03-14 | 1988-03-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63060857A JPH01233754A (ja) | 1988-03-14 | 1988-03-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01233754A true JPH01233754A (ja) | 1989-09-19 |
Family
ID=13154471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63060857A Pending JPH01233754A (ja) | 1988-03-14 | 1988-03-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01233754A (ja) |
-
1988
- 1988-03-14 JP JP63060857A patent/JPH01233754A/ja active Pending
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