JPH0541384A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0541384A JPH0541384A JP19634391A JP19634391A JPH0541384A JP H0541384 A JPH0541384 A JP H0541384A JP 19634391 A JP19634391 A JP 19634391A JP 19634391 A JP19634391 A JP 19634391A JP H0541384 A JPH0541384 A JP H0541384A
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Abstract
(57)【要約】
【目的】バイボーラトランジスタのコレクタ領域とベー
ス引出し用多結晶シリコン膜との間の絶縁性の低下，容
量の増加を生じることなくベース抵抗を低下させる。 【構成】ベース領域１０ａとベース引出し用Ｐ型多結晶
シリコン膜６との間に高濃度のＰ型多結晶シリコン膜９
を形成することによりベース領域１０ａとほぽ同濃度で
高抵抗のＰ型多結晶シリコン膜１０ｂの膜厚を最小限に
抑え、ベース領域１０ａからベース引出し用多結晶シリ
コン膜６までの間の接続抵抗を低減させる。
ス引出し用多結晶シリコン膜との間の絶縁性の低下，容
量の増加を生じることなくベース抵抗を低下させる。 【構成】ベース領域１０ａとベース引出し用Ｐ型多結晶
シリコン膜６との間に高濃度のＰ型多結晶シリコン膜９
を形成することによりベース領域１０ａとほぽ同濃度で
高抵抗のＰ型多結晶シリコン膜１０ｂの膜厚を最小限に
抑え、ベース領域１０ａからベース引出し用多結晶シリ
コン膜６までの間の接続抵抗を低減させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
浅いベース層を有するバイポーラ型トランジスタに関す
る。
浅いベース層を有するバイポーラ型トランジスタに関す
る。
【０００２】
【従来の技術】従来の半導体装置は図４に示すように、
Ｐ型シリコン基板上に設けたＮ型埋込コレクタ層２及び
Ｎ型のエピタキシャル成長層３と、エピタキシャル成長
層３上に開口部を有する窒化シリコン膜５と、ベース引
出し電極となるＰ型の多結晶シリコン膜６と、開口部の
エピタキシャル成長層３上に形成されたＰ型のベース領
域１０ａと、ベース領域１０ａとＰ型多結晶シリコン膜
６とを接続するＰ型多結晶シリコン膜１０ｂと、Ｐ型多
結晶シリコン膜６を覆う酸化シリコン膜７，８，と、エ
ミッタ領域１３と、エミッタ電極を構成するＮ型の多結
晶シリコン膜１２及びアルミニウム電極１４とにより構
成されていた。（特願平２−９８１１６号参照）ここ
で、特にベース領域１０ａとＰ型多結晶シリコン膜１０
ｂとは分子線エピタキシャル成長法により同時にＰ型不
純物原子を添加し形成されていた。
Ｐ型シリコン基板上に設けたＮ型埋込コレクタ層２及び
Ｎ型のエピタキシャル成長層３と、エピタキシャル成長
層３上に開口部を有する窒化シリコン膜５と、ベース引
出し電極となるＰ型の多結晶シリコン膜６と、開口部の
エピタキシャル成長層３上に形成されたＰ型のベース領
域１０ａと、ベース領域１０ａとＰ型多結晶シリコン膜
６とを接続するＰ型多結晶シリコン膜１０ｂと、Ｐ型多
結晶シリコン膜６を覆う酸化シリコン膜７，８，と、エ
ミッタ領域１３と、エミッタ電極を構成するＮ型の多結
晶シリコン膜１２及びアルミニウム電極１４とにより構
成されていた。（特願平２−９８１１６号参照）ここ
で、特にベース領域１０ａとＰ型多結晶シリコン膜１０
ｂとは分子線エピタキシャル成長法により同時にＰ型不
純物原子を添加し形成されていた。
【０００３】
【発明が解決しようとする課題】この従来の半導体装置
では、厚さが０．１μｍ以下のベース領域を安定に形成
するため、分子線エピタキシャル成長法を採用してベー
ス領域１０ａを選択成長させると同時にベース引出し用
の多結晶シリコン膜６と接続するＰ型多結晶シリコン膜
１０ｂを形成していた。この構成ではベース領域１０ａ
とＰ型多結晶シリコン膜１０ｂの不純物濃度が同じであ
り、接続用のＰ型多結晶シリコン膜１０ｂの膜厚つまり
ベース領域１０ａとベース引出し用多結晶シリコン膜６
との距離が大きくなるとベース抵抗が増大する。
では、厚さが０．１μｍ以下のベース領域を安定に形成
するため、分子線エピタキシャル成長法を採用してベー
ス領域１０ａを選択成長させると同時にベース引出し用
の多結晶シリコン膜６と接続するＰ型多結晶シリコン膜
１０ｂを形成していた。この構成ではベース領域１０ａ
とＰ型多結晶シリコン膜１０ｂの不純物濃度が同じであ
り、接続用のＰ型多結晶シリコン膜１０ｂの膜厚つまり
ベース領域１０ａとベース引出し用多結晶シリコン膜６
との距離が大きくなるとベース抵抗が増大する。
【０００４】また、ベース領域を浅く形成すると、エピ
タキシャル成長層３から成長するベース領域１０ａと、
ベース引き出し用のＰ型多結晶シリコン膜６から下方に
成長するＰ型多結晶シリコン膜１０ｂとが接しなくなる
という問題がある。
タキシャル成長層３から成長するベース領域１０ａと、
ベース引き出し用のＰ型多結晶シリコン膜６から下方に
成長するＰ型多結晶シリコン膜１０ｂとが接しなくなる
という問題がある。
【０００５】また、窒化シリコン膜５を浅くし、ベース
領域１０ａとＰ型多結晶シリコン膜１０ｂを接続し、ベ
ース抵抗の低減を行うと窒化シリコン膜６の絶縁性が低
下し、ベース引出し用Ｐ型多結晶シリコン膜６とエピタ
キシャル成長層３が短絡するという問題があった。
領域１０ａとＰ型多結晶シリコン膜１０ｂを接続し、ベ
ース抵抗の低減を行うと窒化シリコン膜６の絶縁性が低
下し、ベース引出し用Ｐ型多結晶シリコン膜６とエピタ
キシャル成長層３が短絡するという問題があった。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
一導電型半導体基板上に設けた逆導電型のコレクタ領域
と、前記コレクタ領域上に順次積層して設けた絶縁膜及
び一導電型の第１の多結晶シリコン膜と、前記第１の多
結晶シリコン膜及び絶縁膜を貫通して設け且つ前記絶縁
膜の側面をエッチングして第１の多結晶シリコン膜の下
面の一部を露出させた開口部と、前記開口部のコレクタ
領域上に設けた一導電型のベース領域と、前記第１の多
結晶シリコン膜の下面に接続して設けた高濃度一導電型
の第２の多結晶シリコン膜と、前記コレクタ領域上に設
けて前記第２の多結晶シリコン膜と接続する一導電型の
第３の多結晶シリコン膜と、前記開口部の第１，第２及
び第３の多結晶シリコン膜の側壁に設けた絶縁性スペー
サと、前記スペーサの内側の前記ベース領域の表面に設
けた逆導電型のエミッタ領域とを備えている。
一導電型半導体基板上に設けた逆導電型のコレクタ領域
と、前記コレクタ領域上に順次積層して設けた絶縁膜及
び一導電型の第１の多結晶シリコン膜と、前記第１の多
結晶シリコン膜及び絶縁膜を貫通して設け且つ前記絶縁
膜の側面をエッチングして第１の多結晶シリコン膜の下
面の一部を露出させた開口部と、前記開口部のコレクタ
領域上に設けた一導電型のベース領域と、前記第１の多
結晶シリコン膜の下面に接続して設けた高濃度一導電型
の第２の多結晶シリコン膜と、前記コレクタ領域上に設
けて前記第２の多結晶シリコン膜と接続する一導電型の
第３の多結晶シリコン膜と、前記開口部の第１，第２及
び第３の多結晶シリコン膜の側壁に設けた絶縁性スペー
サと、前記スペーサの内側の前記ベース領域の表面に設
けた逆導電型のエミッタ領域とを備えている。
【０００７】本発明の半導体装置の製造方法は、一導電
型半導体基板上に逆導電型のコレクタ領域を形成する工
程と、前記コレクタ領域の上に第１及び第２の絶縁膜と
一導電型の第１の多結晶シリコン膜と第３の絶縁膜を順
次堆積して設ける工程と、前記第３の絶縁膜及び第１の
多結晶シリコン膜を選択的に順次異方性エッチングして
開口部を設け前記開口部を含む表面に第４の絶縁膜を堆
積してエッチバックし前記開口部の側壁にのみ前記第４
の絶縁膜を残して第１のスペーサを形成する工程と、前
記第４及び第１の絶縁膜をマスクとして前記第２の絶縁
膜をエッチングし前記第１の多結晶シリコン膜の下面を
露出させる工程と、前記第１の多結晶シリコン膜の下面
に高濃度一導電型の第２の多結晶シリコン膜を選択成長
させる工程と、前記開口部の第１の絶縁膜をエッチング
除去した後前記コレクタ領域の表面に一導電型のベース
領域を成長させると同時に前記第２の多結晶シリコン膜
の表面に一導電型の第３の多結晶シリコン膜を堆積して
前記ベース領域と接続させる工程と、前記開口部を含む
表面に第５の絶縁膜を堆積してエッチバックし前記開口
部の側壁にのみ第５の絶縁膜を残して第２のスペーサを
形成する工程と、前記開口部を含む表面に逆導電型の多
結晶シリコン膜を堆積し、熱処理により前記ベース領域
の表面に逆導電型不純物を拡散してエミッタ領域を形成
する工程とを含んで構成される。
型半導体基板上に逆導電型のコレクタ領域を形成する工
程と、前記コレクタ領域の上に第１及び第２の絶縁膜と
一導電型の第１の多結晶シリコン膜と第３の絶縁膜を順
次堆積して設ける工程と、前記第３の絶縁膜及び第１の
多結晶シリコン膜を選択的に順次異方性エッチングして
開口部を設け前記開口部を含む表面に第４の絶縁膜を堆
積してエッチバックし前記開口部の側壁にのみ前記第４
の絶縁膜を残して第１のスペーサを形成する工程と、前
記第４及び第１の絶縁膜をマスクとして前記第２の絶縁
膜をエッチングし前記第１の多結晶シリコン膜の下面を
露出させる工程と、前記第１の多結晶シリコン膜の下面
に高濃度一導電型の第２の多結晶シリコン膜を選択成長
させる工程と、前記開口部の第１の絶縁膜をエッチング
除去した後前記コレクタ領域の表面に一導電型のベース
領域を成長させると同時に前記第２の多結晶シリコン膜
の表面に一導電型の第３の多結晶シリコン膜を堆積して
前記ベース領域と接続させる工程と、前記開口部を含む
表面に第５の絶縁膜を堆積してエッチバックし前記開口
部の側壁にのみ第５の絶縁膜を残して第２のスペーサを
形成する工程と、前記開口部を含む表面に逆導電型の多
結晶シリコン膜を堆積し、熱処理により前記ベース領域
の表面に逆導電型不純物を拡散してエミッタ領域を形成
する工程とを含んで構成される。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１（ａ）〜（ｃ）及び図２（ａ）〜
（ｃ）は本発明の第１の実施例の製造方法を説明するた
めの工程順に示した半導体チップの断面図である。
（ｃ）は本発明の第１の実施例の製造方法を説明するた
めの工程順に示した半導体チップの断面図である。
【００１０】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１の上に例えばヒ素原子を含むＮ型の埋込コレ
クタ層２を選択的に形成し、埋込コレクタ層２を含む表
面にＮ型のエピタキシャル成長層３を０．８μｍの厚さ
に形成する。次に、エピタキシャル成長層３の表面を熱
酸化して厚さ５０ｎｍの酸化シリコン膜４を形成し、酸
化シリコン膜４の上にＣＶＤ法により窒化シリコン膜５
を０．１５μｍの厚さに堆積する。次いで、ホウ素原子
を約１０19〜１０20ｃｍ-3の濃度に添加したＰ型多結晶
シリコン膜６を０．２μｍの厚さに堆積し、Ｐ型多結晶
シリコン膜６の上に酸化シリコン膜７をＣＶＤ法により
０．２μｍの厚さに堆積する。
コン基板１の上に例えばヒ素原子を含むＮ型の埋込コレ
クタ層２を選択的に形成し、埋込コレクタ層２を含む表
面にＮ型のエピタキシャル成長層３を０．８μｍの厚さ
に形成する。次に、エピタキシャル成長層３の表面を熱
酸化して厚さ５０ｎｍの酸化シリコン膜４を形成し、酸
化シリコン膜４の上にＣＶＤ法により窒化シリコン膜５
を０．１５μｍの厚さに堆積する。次いで、ホウ素原子
を約１０19〜１０20ｃｍ-3の濃度に添加したＰ型多結晶
シリコン膜６を０．２μｍの厚さに堆積し、Ｐ型多結晶
シリコン膜６の上に酸化シリコン膜７をＣＶＤ法により
０．２μｍの厚さに堆積する。
【００１１】次に、図１（ｂ）に示すように、写真蝕刻
法により酸化シリコン膜７とＰ型多結晶シリコン膜６を
選択的に異方性エッチングして開口部を設ける。
法により酸化シリコン膜７とＰ型多結晶シリコン膜６を
選択的に異方性エッチングして開口部を設ける。
【００１２】次に、図１（ｃ）に示すように、開口部を
含む表面に酸化シリコン膜を０．２μｍの厚さに堆積
し、異方性エッチングによりエッチバックし開口部の側
壁にのみ酸化シリコン膜８を残して第１のスペーサを形
成する。次に、リン酸により開口部の窒化シリコン膜５
の側面を横方向へ０．４μｍの幅にエッチングしてＰ型
多結晶シリコン膜６の下面を露出させる。次に、分子線
エピタキシャル成長法によりホウ原子を３×１０19ｃｍ
-3の濃度に添加したＰ型多結晶シリコン膜９をＰ型多結
晶シリコン膜６の下面に選択成長させ０．１μｍの厚さ
に形成する。このＰ型シリコン膜９の成長時にはエピタ
キシャル成長層３の上は酸化シリコン膜４で覆われてい
るためシリコン膜が成長することは無い。
含む表面に酸化シリコン膜を０．２μｍの厚さに堆積
し、異方性エッチングによりエッチバックし開口部の側
壁にのみ酸化シリコン膜８を残して第１のスペーサを形
成する。次に、リン酸により開口部の窒化シリコン膜５
の側面を横方向へ０．４μｍの幅にエッチングしてＰ型
多結晶シリコン膜６の下面を露出させる。次に、分子線
エピタキシャル成長法によりホウ原子を３×１０19ｃｍ
-3の濃度に添加したＰ型多結晶シリコン膜９をＰ型多結
晶シリコン膜６の下面に選択成長させ０．１μｍの厚さ
に形成する。このＰ型シリコン膜９の成長時にはエピタ
キシャル成長層３の上は酸化シリコン膜４で覆われてい
るためシリコン膜が成長することは無い。
【００１３】次に、図２（ａ）に示すように、窒化シリ
コン膜５をマスクとして開口部の酸化シリコン膜４を弗
化水素酸によりエッチングして除去し、露出したエピタ
キシャル成長層３の表面及び多結晶シリコン膜９の表面
に分子線エピタキシャル成長法で５×１０18ｃｍ-3のホ
ウ素原子を添加した厚さ７０ｎｍのベース領域１０ａお
よび厚さ３０ｎｍのＰ型多結晶シリコン膜１０ｂを同時
に成長する。ここで、分子線エピタキシャル成長法の代
りに高真空ＣＶＤ成長法を用いても良い。
コン膜５をマスクとして開口部の酸化シリコン膜４を弗
化水素酸によりエッチングして除去し、露出したエピタ
キシャル成長層３の表面及び多結晶シリコン膜９の表面
に分子線エピタキシャル成長法で５×１０18ｃｍ-3のホ
ウ素原子を添加した厚さ７０ｎｍのベース領域１０ａお
よび厚さ３０ｎｍのＰ型多結晶シリコン膜１０ｂを同時
に成長する。ここで、分子線エピタキシャル成長法の代
りに高真空ＣＶＤ成長法を用いても良い。
【００１４】次に、図２（ｂ）に示すように、開口部を
含む表面に減圧ＣＶＤ法により酸化シリコン膜を０．２
μｍの厚さに堆積して異方性エッチングによりエッチバ
ックし開口部の側壁にのみ酸化シリコン膜１１を残して
第２のスペーサを形成する。
含む表面に減圧ＣＶＤ法により酸化シリコン膜を０．２
μｍの厚さに堆積して異方性エッチングによりエッチバ
ックし開口部の側壁にのみ酸化シリコン膜１１を残して
第２のスペーサを形成する。
【００１５】次に、図２（ｃ）に示すように、開口部を
含む表面にＣＶＤ法により多結晶シリコン膜を０．２μ
ｍの厚さに堆積してヒ素原子をイオン注入し、Ｎ型の多
結晶シリコン膜１２を形成し、熱処理によりＮ型多結晶
シリコン膜１２よりベース領域１０ａの表面に不純物を
拡散してエミッタ領域１３を形成する。次に、Ｎ型多結
晶シリコン膜１２上にアルミニウム層を堆積し、アルミ
ニウム層及びＮ型多結晶シリコン膜１２を選択的に順次
エッチングしてアルミニウム電極１４を形成する。
含む表面にＣＶＤ法により多結晶シリコン膜を０．２μ
ｍの厚さに堆積してヒ素原子をイオン注入し、Ｎ型の多
結晶シリコン膜１２を形成し、熱処理によりＮ型多結晶
シリコン膜１２よりベース領域１０ａの表面に不純物を
拡散してエミッタ領域１３を形成する。次に、Ｎ型多結
晶シリコン膜１２上にアルミニウム層を堆積し、アルミ
ニウム層及びＮ型多結晶シリコン膜１２を選択的に順次
エッチングしてアルミニウム電極１４を形成する。
【００１６】ここで、ベース引き出し用のＰ型多結晶シ
リコン膜６とベース領域１０ａの間は高濃度のＰ型多結
晶シリコン膜９と低濃度のＰ型多結晶シリコン膜１０ｂ
とにより接続されているが、高抵抗の低濃度Ｐ型多結晶
シリコン膜１０ｂの幅は最小限に抑えられるために、ベ
ース抵抗が大きく増大することは無い。
リコン膜６とベース領域１０ａの間は高濃度のＰ型多結
晶シリコン膜９と低濃度のＰ型多結晶シリコン膜１０ｂ
とにより接続されているが、高抵抗の低濃度Ｐ型多結晶
シリコン膜１０ｂの幅は最小限に抑えられるために、ベ
ース抵抗が大きく増大することは無い。
【００１７】本実施例ではベース引出し用のＰ型多結晶
シリコン膜６のの下層絶縁膜として窒化シリコン膜５を
用いスペーサおよび上層絶縁膜として酸化シリコン膜
８，１１，７を用いたが、下層絶縁膜として酸化シリコ
ン膜を用いスペーサおよび上層絶縁膜として窒化シリコ
ン膜を用いても良く、また、これらの多層膜を使用して
も良い。
シリコン膜６のの下層絶縁膜として窒化シリコン膜５を
用いスペーサおよび上層絶縁膜として酸化シリコン膜
８，１１，７を用いたが、下層絶縁膜として酸化シリコ
ン膜を用いスペーサおよび上層絶縁膜として窒化シリコ
ン膜を用いても良く、また、これらの多層膜を使用して
も良い。
【００１８】図３は本発明の第２の実施例を示す半導体
チップ断面図である。
チップ断面図である。
【００１９】図３に示すように、ベース領域１５ａ及び
Ｐ型多結晶シリコン膜１５ｂがゲルマニウム原子をシリ
コン中に添加したシリコンゲルマニウム混晶にホウ素原
子を添加して形成した以外は第１の実施例と同様の構成
を有している。バイボーラトランジスタの高性能化には
ベース幅を薄くすることが必要であるが、コレクタベー
ス耐圧の劣化を防止するために、不純物原子の濃度を高
く設定するため、ｈFE特性が低下する。このｈFE低下に
対応するため、シリコンゲルマニウム混晶でベース領域
を構成することは有効である。このようにベース薄膜化
のためにベース領域１５ａの幅を４０ｎｍとした場合で
も、本実施例では高濃度のＰ型多結晶シリコン膜９を
０．１４μｍの厚さに成長し、厚さ２０ｎｍのゲルマニ
ウムを添加したＰ型多結晶シリコン膜１５ｂを介してベ
ース領域１５ａと接続しているため、ベース引出し用の
Ｐ型多結晶シリコン膜６とエピタキシャル成長層３との
絶縁膜厚はベース幅に依らず一定であり、絶縁性，容量
のいずれにおいても問題が生じることは無い。
Ｐ型多結晶シリコン膜１５ｂがゲルマニウム原子をシリ
コン中に添加したシリコンゲルマニウム混晶にホウ素原
子を添加して形成した以外は第１の実施例と同様の構成
を有している。バイボーラトランジスタの高性能化には
ベース幅を薄くすることが必要であるが、コレクタベー
ス耐圧の劣化を防止するために、不純物原子の濃度を高
く設定するため、ｈFE特性が低下する。このｈFE低下に
対応するため、シリコンゲルマニウム混晶でベース領域
を構成することは有効である。このようにベース薄膜化
のためにベース領域１５ａの幅を４０ｎｍとした場合で
も、本実施例では高濃度のＰ型多結晶シリコン膜９を
０．１４μｍの厚さに成長し、厚さ２０ｎｍのゲルマニ
ウムを添加したＰ型多結晶シリコン膜１５ｂを介してベ
ース領域１５ａと接続しているため、ベース引出し用の
Ｐ型多結晶シリコン膜６とエピタキシャル成長層３との
絶縁膜厚はベース幅に依らず一定であり、絶縁性，容量
のいずれにおいても問題が生じることは無い。
【００２０】
【発明の効果】以上説明したように本発明は、ベース引
出し用の一導電型多結晶シリコン膜と選択エピタキシャ
ル成長により形成されるベース領域との間にベース領域
形成と同時に形成される一導電型多結晶シリコン膜及び
高濃度の不純物を導入して選択的に形成される低抵抗の
一導電型多結晶シリコン膜を介在させて接続することに
より、ベース領域引出抵抗を低減させることができると
いう効果を有する。
出し用の一導電型多結晶シリコン膜と選択エピタキシャ
ル成長により形成されるベース領域との間にベース領域
形成と同時に形成される一導電型多結晶シリコン膜及び
高濃度の不純物を導入して選択的に形成される低抵抗の
一導電型多結晶シリコン膜を介在させて接続することに
より、ベース領域引出抵抗を低減させることができると
いう効果を有する。
【００２１】その結果、従来の高抵抗の多結晶シリコン
膜によってのみ接続される場合と比べて、例えば５０ｎ
ｍのベース幅の場合、接続部の抵抗が１／５に低下し、
ベース抵抗値を１５％低減することができた。
膜によってのみ接続される場合と比べて、例えば５０ｎ
ｍのベース幅の場合、接続部の抵抗が１／５に低下し、
ベース抵抗値を１５％低減することができた。
【図１】本発明の第１の実施例を説明するための工程順
に示した半導体チップの断面図。
に示した半導体チップの断面図。
【図２】本発明の第１の実施例を説明するための工程順
に示した半導体チップの断面図。
に示した半導体チップの断面図。
【図３】本発明の第２の実施例を示す半導体チップの断
面図。
面図。
【図４】従来の半導体装置の一例を示す半導体チップの
断面図。
断面図。
１ Ｐ型シリコン基板 ２ Ｎ型埋込コレクタ層 ３ エピタキシャル成長層 ４，７，８，１１ 酸化シリコン膜 ５ 窒化シリコン膜 ６，９，１０ｂ，１５ｂ Ｐ型多結晶シリコン膜 １０ａ，１５ａ ベース領域 １２ Ｎ型多結晶シリコン膜 １３ エミッタ領域 １４ アルミニウム電極
Claims (3)
- 【請求項１】 一導電型半導体基板上に設けた逆導電型
のコレクタ領域と、前記コレクタ領域上に順次積層して
設けた絶縁膜及び一導電型の第１の多結晶シリコン膜
と、前記第１の多結晶シリコン膜及び絶縁膜を貫通して
設け且つ前記絶縁膜の側面をエッチングして第１の多結
晶シリコン膜の下面の一部を露出させた開口部と、前記
開口部のコレクタ領域上に設けた一導電型のベース領域
と、前記第１の多結晶シリコン膜の下面に接続して設け
た高濃度一導電型の第２の多結晶シリコン膜と、前記コ
レクタ領域上に設けて前記第２の多結晶シリコン膜と接
続する一導電型の第３の多結晶シリコン膜と、前記開口
部の第１，第２及び第３の多結晶シリコン膜の側璧に設
けた絶縁性スペーサと、前記スペーサの内側の前記ベー
ス領域の表面に設けた逆導電型のエミッタ領域とを備え
たことを特徴とする半導体装置。 - 【請求項２】 ベース領域がシリコン・ゲルマニウム混
晶である請求項１記載の半導体装置。 - 【請求項３】 一導電型半導体基板上に逆導電型のコレ
クタ領域を形成する工程と、前記コレクタ領域の上に第
１及び第２の絶縁膜と一導電型の第１の多結晶シリコン
膜と第３の絶縁膜を順次堆積して設ける工程と、前記第
３の絶縁膜及び第１の多結晶シリコン膜を選択的に順次
異方性エッチングして開口部を設け前記開口部を含む表
面に第４の絶縁膜を堆積してエッチバックし前記開口部
の側壁にのみ前記第４の絶縁膜を残して第１のスペーサ
を形成する工程と、前記第４及び第１の絶縁膜をマスク
として前記第２の絶縁膜をエッチングし前記第１の多結
晶シリコン膜の下面を露出させる工程と、前記第１の多
結晶シリコン膜の下面に高濃度一導電型の第２の多結晶
シリコン膜を選択成長させる工程と、前記開口部の第１
の絶縁膜をエッチング除去した後前記コレクタ領域の表
面に一導電型のベース領域を成長させると同時に前記第
２の多結晶シリコン膜の表面に一導電型の第３の多結晶
シリコン膜を堆積して前記ベース領域と接続させる工程
と、前記開口部を含む表面に第５の絶縁膜を堆積してエ
ッチバックし前記開口部の側面にのみ第５の絶縁膜を残
して第２のスペーサを形成する工程と、前記開口部を含
む表面に逆導電型の多結晶シリコン膜を堆積し熱処理に
より前記ベース領域の表面に逆導電型不純物を拡散して
エミッタ領域を形成する工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19634391A JP3168622B2 (ja) | 1991-08-06 | 1991-08-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19634391A JP3168622B2 (ja) | 1991-08-06 | 1991-08-06 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0541384A true JPH0541384A (ja) | 1993-02-19 |
| JP3168622B2 JP3168622B2 (ja) | 2001-05-21 |
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ID=16356258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19634391A Expired - Fee Related JP3168622B2 (ja) | 1991-08-06 | 1991-08-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3168622B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6680522B1 (en) | 1999-01-11 | 2004-01-20 | Nec Electronics Corporation | Semiconductor device with reduced electrical variation |
-
1991
- 1991-08-06 JP JP19634391A patent/JP3168622B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6680522B1 (en) | 1999-01-11 | 2004-01-20 | Nec Electronics Corporation | Semiconductor device with reduced electrical variation |
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| Publication number | Publication date |
|---|---|
| JP3168622B2 (ja) | 2001-05-21 |
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