JPH01204470A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01204470A JPH01204470A JP2942788A JP2942788A JPH01204470A JP H01204470 A JPH01204470 A JP H01204470A JP 2942788 A JP2942788 A JP 2942788A JP 2942788 A JP2942788 A JP 2942788A JP H01204470 A JPH01204470 A JP H01204470A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に高周波バイ
ポーラトランジスタを含む半導体装置の製造方法に関す
る。
ポーラトランジスタを含む半導体装置の製造方法に関す
る。
近年、集積回路を構成するバイポーラトランジスタは、
高速化の要求のもとに、浅い接合形成及び微細パターン
°形成が必要になって来ている。浅い接合形成のために
は、多結晶シリコン層を介してベース及びエミッタ領域
を形成する方法や、接合容ｌを減らすなめ多結晶シリコ
ン層を用いた自己整合形のトランジスタが提案されてい
る。以下その製造方法を第２図を用いて説明する。
高速化の要求のもとに、浅い接合形成及び微細パターン
°形成が必要になって来ている。浅い接合形成のために
は、多結晶シリコン層を介してベース及びエミッタ領域
を形成する方法や、接合容ｌを減らすなめ多結晶シリコ
ン層を用いた自己整合形のトランジスタが提案されてい
る。以下その製造方法を第２図を用いて説明する。
先ず、第２図（ａ）に示すようにＰ型半導体基板１にＮ
＋型埋込層２を形成したのち、その上部にＮ型エピタキ
シャル層６を成長する。次に、素子分離酸化膜３を形成
後、基板表面に窒化膜４及びＣＶＤ法による酸化膜（以
下ＣＶ Ｉ）酸化膜という）５を成長させ、所定の部分
を残しエツチング除去する。次に全面に多結晶シリコン
層７Ａを成長したのち、フォトレジスト膜１８を形成す
る。
＋型埋込層２を形成したのち、その上部にＮ型エピタキ
シャル層６を成長する。次に、素子分離酸化膜３を形成
後、基板表面に窒化膜４及びＣＶＤ法による酸化膜（以
下ＣＶ Ｉ）酸化膜という）５を成長させ、所定の部分
を残しエツチング除去する。次に全面に多結晶シリコン
層７Ａを成長したのち、フォトレジスト膜１８を形成す
る。
次に第２図（ｂ）に示すように、フォトレジスト膜１８
及び多結晶シリコン／１７ＡをエツチングしＣＶＤ酸化
膜５の表面を露出させたのちＰ型不純物を拡散する。
及び多結晶シリコン／１７ＡをエツチングしＣＶＤ酸化
膜５の表面を露出させたのちＰ型不純物を拡散する。
次に第２図（ｃ）に示すように、ＣＶＤ酸化膜５を除去
後窒化膜４をマスクにＰ型多結晶シリコンＭ７の表面を
酸化する。次で窒化膜４を除去してエミッタ拡散窓を開
口する。次に第２の多結晶シリコン層１０を成長させ、
この第２の多結晶シリコン層１０を介してイオン注入法
により活性ベース領域８Ａ及びＮ＋型エミッタ領域１１
を形成し高速化に対応したバイポーラトランジスタを形
成する。
後窒化膜４をマスクにＰ型多結晶シリコンＭ７の表面を
酸化する。次で窒化膜４を除去してエミッタ拡散窓を開
口する。次に第２の多結晶シリコン層１０を成長させ、
この第２の多結晶シリコン層１０を介してイオン注入法
により活性ベース領域８Ａ及びＮ＋型エミッタ領域１１
を形成し高速化に対応したバイポーラトランジスタを形
成する。
上述した従来の半導体装置の製造方法においては、ベー
スを引き出す多結晶シリコン７Ａをエツチングする際、
フォトレジスト膜を用いたエッチバック法を用いている
が、第２図（ａ）に示した様に、フォトレジスト膜を完
全に平坦にすることが出来ないこと、又素子の密集して
いる部分とそうでない部分ではフォトｌ／シスト膜の膜
厚が５゛Ｉ３なるなめ、エッチバックした後部分的に多
結晶ミ・リコンの厚さが異なる。加えてフォトレジスト
膜−膜と多結晶シリコン膜のエツチング速度を等しくす
るのが難しく、又、その終点を検出するのが困難である
ため、第２図（ｂ）に示す様に段差が生１′やすい。
スを引き出す多結晶シリコン７Ａをエツチングする際、
フォトレジスト膜を用いたエッチバック法を用いている
が、第２図（ａ）に示した様に、フォトレジスト膜を完
全に平坦にすることが出来ないこと、又素子の密集して
いる部分とそうでない部分ではフォトｌ／シスト膜の膜
厚が５゛Ｉ３なるなめ、エッチバックした後部分的に多
結晶ミ・リコンの厚さが異なる。加えてフォトレジスト
膜−膜と多結晶シリコン膜のエツチング速度を等しくす
るのが難しく、又、その終点を検出するのが困難である
ため、第２図（ｂ）に示す様に段差が生１′やすい。
また、エミッタ拡散窓部におけるＰ型多結晶シリコン層
７の側面は、第２図（ｃ）の矢印Ｂでどｊミした様に垂
直になっているなめ、窒化膜４をマスした様に垂直にな
っているため、窒化膜４をマスクに多結晶シリコン層７
表面を酸化する際、オーバーハングになりやすく、次に
形成する第２の多結晶シリコン層１０のカバレッジが悪
く、素子特性が安定しない等の欠点がある。
７の側面は、第２図（ｃ）の矢印Ｂでどｊミした様に垂
直になっているなめ、窒化膜４をマスした様に垂直にな
っているため、窒化膜４をマスクに多結晶シリコン層７
表面を酸化する際、オーバーハングになりやすく、次に
形成する第２の多結晶シリコン層１０のカバレッジが悪
く、素子特性が安定しない等の欠点がある。
本発明の目的は素子特性の安定した半導体装置の製造方
法を提供することにある。
法を提供することにある。
本発明の半導体装置の製造方法は、第１導電型半導体基
板上に第２導電型の高濃度埋込層と第２導電型エピタキ
シャル層とを順次形成する工程と、前記エピタキシャル
層上に第１の酸化膜と窒化膜と第２の酸化膜とを順次形
成したのち所定領域以外の第２の酸化膜と窒化膜とを選
択的にエツチングして除去する工程と、残された所定領
域の第２の酸化膜をマスクとしその下の窒化膜の側面を
エツチングする工程と、側面がエツチングされた窒化膜
をマスクとし前記第１の酸化膜を除去しエピタキシャル
層を露出する工程と、露出したエピタキシャル層表面を
含む全面に第１の多結晶シ域の第２の酸化膜表面を露出
させる工程と、全面に第１導電型不純物をイオン注入し
ボリッシシクされた第１の多結晶シリコン層を第１導電
型にづる工程と、所定領域の第２の酸化膜を除去したの
ちその下の窒化膜をマスクとして前記ト３型の第１の多
結晶シリコン層表面を酸化し酸化膜を形成する工程と、
所定領域に残された窒化膜と第１の酸化膜とを除去し開
口部を形成する工程どを含んて゛構成される。
板上に第２導電型の高濃度埋込層と第２導電型エピタキ
シャル層とを順次形成する工程と、前記エピタキシャル
層上に第１の酸化膜と窒化膜と第２の酸化膜とを順次形
成したのち所定領域以外の第２の酸化膜と窒化膜とを選
択的にエツチングして除去する工程と、残された所定領
域の第２の酸化膜をマスクとしその下の窒化膜の側面を
エツチングする工程と、側面がエツチングされた窒化膜
をマスクとし前記第１の酸化膜を除去しエピタキシャル
層を露出する工程と、露出したエピタキシャル層表面を
含む全面に第１の多結晶シ域の第２の酸化膜表面を露出
させる工程と、全面に第１導電型不純物をイオン注入し
ボリッシシクされた第１の多結晶シリコン層を第１導電
型にづる工程と、所定領域の第２の酸化膜を除去したの
ちその下の窒化膜をマスクとして前記ト３型の第１の多
結晶シリコン層表面を酸化し酸化膜を形成する工程と、
所定領域に残された窒化膜と第１の酸化膜とを除去し開
口部を形成する工程どを含んて゛構成される。
以下発明の実施例について図面を用いて詳ｍｌに説明す
る。
る。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断１Ｔｉｉ図である
。
めの工程順に示した半導体チップの断１Ｔｉｉ図である
。
先ず第１図（ａ）に示す様に、Ｐ型半導体基板１にＮ＋
型埋込層２を形成したのちＮ型エピタキシャル層６を２
μｍ程の厚さに成長させる。
型埋込層２を形成したのちＮ型エピタキシャル層６を２
μｍ程の厚さに成長させる。
次で選択酸化法により素子分離酸化膜３を１．５μｍは
どの厚さに形成する。次に表面を酸化し５００人程成長
薄い酸化膜３Ａを活性領域に形成したのち、全面に窒化
膜４を１５００〜２０００人、ＣＶＤ酸化酸化金５００
０〜３０００人の厚さに成長させる。
どの厚さに形成する。次に表面を酸化し５００人程成長
薄い酸化膜３Ａを活性領域に形成したのち、全面に窒化
膜４を１５００〜２０００人、ＣＶＤ酸化酸化金５００
０〜３０００人の厚さに成長させる。
次に第１図（ｂ）に示す様に、バイポーラトランジスタ
のエミッタ部及びコレクタ部以外のＣＶＤ酸化膜５及び
窒化膜４を異方性ドライエツチングにより除去する。
のエミッタ部及びコレクタ部以外のＣＶＤ酸化膜５及び
窒化膜４を異方性ドライエツチングにより除去する。
次に第１図（ｃ）に示す様に、窒化膜４の側面を等方性
エツチング法によりエツチングしＣＶＤ酸化膜５より幅
を小さくなる様にした後、この窒化膜４をマスクとして
薄い酸化膜３Ａをエツチングする。次で全面に多結晶シ
リコンを５０００人程度成長させたのち、ＣＶＤ酸化膜
５の表面を終改としたポリッシング法により表面を平坦
化させる。次でＰ型不純物を導入してこの多結晶シリコ
ンをＰ型多結晶シリコン層７とする。
エツチング法によりエツチングしＣＶＤ酸化膜５より幅
を小さくなる様にした後、この窒化膜４をマスクとして
薄い酸化膜３Ａをエツチングする。次で全面に多結晶シ
リコンを５０００人程度成長させたのち、ＣＶＤ酸化膜
５の表面を終改としたポリッシング法により表面を平坦
化させる。次でＰ型不純物を導入してこの多結晶シリコ
ンをＰ型多結晶シリコン層７とする。
次に第１図（ｄ）に示すように、熱処理によりＦｌ型多
結晶シリコン層７中の不純物を拡散し、グラフトベース
８を形成する。次にＣＶＤ酸化膜５ラフトベース８を形
成する。次にＣＶＤ酸化膜５を除去しなのちＰ型多結晶
シリコン層７の表面を酸化し酸化膜３Ｂを形成する。次
で窒化［４と薄い酸化膜３Ａとを除去してエミッタ用開
口部２ＯＡ及びコレクタコンタクト用開口部２０Ｂを形
成する。
結晶シリコン層７中の不純物を拡散し、グラフトベース
８を形成する。次にＣＶＤ酸化膜５ラフトベース８を形
成する。次にＣＶＤ酸化膜５を除去しなのちＰ型多結晶
シリコン層７の表面を酸化し酸化膜３Ｂを形成する。次
で窒化［４と薄い酸化膜３Ａとを除去してエミッタ用開
口部２ＯＡ及びコレクタコンタクト用開口部２０Ｂを形
成する。
次に第１図（ｅ）に示す様に、第２の多結晶シリコン層
１０を２５００人程度０厚さに成長させたのち、加速エ
ネルギ３０ ｋｅＶ 、注入量１×１０１３〜１×１０
１４ｃｆ１１−２の条件でボロンをイオン注入した後、
熱処理を行ない活性ベース８Ａを形成する。次でヒ素を
加速エネルギー７０ｋｅＶ、注入ｆｆ１５Ｘ１０１５〜
ｌＸｌ０１６ｃｍ−２の条件でイオン注入後熱処理を行
ない、エミッタ１１を形成する。
１０を２５００人程度０厚さに成長させたのち、加速エ
ネルギ３０ ｋｅＶ 、注入量１×１０１３〜１×１０
１４ｃｆ１１−２の条件でボロンをイオン注入した後、
熱処理を行ない活性ベース８Ａを形成する。次でヒ素を
加速エネルギー７０ｋｅＶ、注入ｆｆ１５Ｘ１０１５〜
ｌＸｌ０１６ｃｍ−２の条件でイオン注入後熱処理を行
ない、エミッタ１１を形成する。
以下この第２の多結晶シリコンＮ１，０をパターニング
し、エミッタ引出し電極及び゛コレクタ引出し電極を形
成する。
し、エミッタ引出し電極及び゛コレクタ引出し電極を形
成する。
このように本実施例によれば、第１図（ｅ）の矢印Ａで
示したように、エミッタ開口部２ＯＡは２段に形成され
るなめ、Ｐ型多結晶シリコン層７の表面を酸化した場合
でも、酸化膜３Ｂはオーバーハング状になることはほと
んどなくなる。
示したように、エミッタ開口部２ＯＡは２段に形成され
るなめ、Ｐ型多結晶シリコン層７の表面を酸化した場合
でも、酸化膜３Ｂはオーバーハング状になることはほと
んどなくなる。
従ってこの酸化膜３Ｂ上に形成される第２の多結晶シリ
コン層１０のカバレッジは良くなり、バイポーラトラン
ジスタの特性も安定したものとなる７ 〔発明の効果〕 以上説明したように本発明は、バイポーラトランジスタ
のエミッタ用開口部を形成するために、窒化膜とＣＶＤ
酸化膜の積層構造を異方性ドライ丁、・・／チングによ
り形成し、次で等方性エツチングにより窒化膜の側面を
所定の量エツチングしたのも多結晶シリコンを成長させ
ることにより、エミッタ用開口部の段差が２段になるな
め、従来の様な急峻な段差による第２の多結晶シリコン
のカバレッジが悪くなることや、これによるエミッタ抵
抗の増大がなくなる。又、窒化膜のエツチング蝋によっ
てエミッタサイズが決定出来、現状のリングラフイー限
界よりも微細なエミッタが形成出来る。次にベース引出
し用の多結晶シリコン層をエッチバック法により形成し
ていた従来方法に対し、酸化膜と十分にエツチングの比
がとれるポリッシング法を用いることにより、表面が平
坦化された安定した面が得られ、再現性が良くなる。
コン層１０のカバレッジは良くなり、バイポーラトラン
ジスタの特性も安定したものとなる７ 〔発明の効果〕 以上説明したように本発明は、バイポーラトランジスタ
のエミッタ用開口部を形成するために、窒化膜とＣＶＤ
酸化膜の積層構造を異方性ドライ丁、・・／チングによ
り形成し、次で等方性エツチングにより窒化膜の側面を
所定の量エツチングしたのも多結晶シリコンを成長させ
ることにより、エミッタ用開口部の段差が２段になるな
め、従来の様な急峻な段差による第２の多結晶シリコン
のカバレッジが悪くなることや、これによるエミッタ抵
抗の増大がなくなる。又、窒化膜のエツチング蝋によっ
てエミッタサイズが決定出来、現状のリングラフイー限
界よりも微細なエミッタが形成出来る。次にベース引出
し用の多結晶シリコン層をエッチバック法により形成し
ていた従来方法に対し、酸化膜と十分にエツチングの比
がとれるポリッシング法を用いることにより、表面が平
坦化された安定した面が得られ、再現性が良くなる。
従って素子特性の安定した半導体装置が得られる。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｃ）は従来の半導体装置の製造方法を説明するた
めの半導体チップの断面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ＋型埋込層、３・
・・素子分離酸化膜°、３Ａ、３Ｂ・・・酸化膜、４・
・・窒化膜、５・・・ＣＶＤＭ化膜、６・・・Ｎ型エピ
タキシャル層、７・・・Ｐ型多結晶シリコン層、８・・
・グラフトベース、８Ａ・・・活性ベース、１０・・・
第２の多結晶シリコン層、１１・・・エミッタ、２ＯＡ
・・・エミッタ用開口部、２０Ｂ・・・コレクタコンタ
クト用開口部。 代理人 弁理士 内 原 晋 第 １ 図 第 １ 霞 始 ２ ｍ
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｃ）は従来の半導体装置の製造方法を説明するた
めの半導体チップの断面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ＋型埋込層、３・
・・素子分離酸化膜°、３Ａ、３Ｂ・・・酸化膜、４・
・・窒化膜、５・・・ＣＶＤＭ化膜、６・・・Ｎ型エピ
タキシャル層、７・・・Ｐ型多結晶シリコン層、８・・
・グラフトベース、８Ａ・・・活性ベース、１０・・・
第２の多結晶シリコン層、１１・・・エミッタ、２ＯＡ
・・・エミッタ用開口部、２０Ｂ・・・コレクタコンタ
クト用開口部。 代理人 弁理士 内 原 晋 第 １ 図 第 １ 霞 始 ２ ｍ
Claims (1)
- 第１導電型半導体基板上に第２導電型の高濃度埋込層
と第２導電型エピタキシャル層とを順次形成する工程と
、前記エピタキシャル層上に第１の酸化膜と窒化膜と第
２の酸化膜とを順次形成したのち所定領域以外の第２の
酸化膜と窒化膜とを選択的にエッチングして除去する工
程と、残された所定領域の第２の酸化膜をマスクとしそ
の下の窒化膜の側面をエッチングする工程と、側面がエ
ッチングされた窒化膜をマスクとし前記第１の酸化膜を
除去しエピタキシャル層を露出する工程と、露出したエ
ピタキシャル層表面を含む全面に第１の多結晶シリコン
層を堆積させたのちポリッシングし所定領域の第２の酸
化膜表面を露出させる工程と、全面に第１導電型不純物
を導入しポリッシングされた第１の多結晶シリコン層を
第１導電型にする工程と、所定領域の第２の酸化膜を除
去したのちその下の窒化膜をマスクとして前記Ｐ型の第
１の多結晶シリコン層表面を酸化し酸化膜を形成する工
程と、所定領域に残された窒化膜と第１の酸化膜とを除
去し開口部を形成する工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2942788A JPH01204470A (ja) | 1988-02-09 | 1988-02-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2942788A JPH01204470A (ja) | 1988-02-09 | 1988-02-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01204470A true JPH01204470A (ja) | 1989-08-17 |
Family
ID=12275838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2942788A Pending JPH01204470A (ja) | 1988-02-09 | 1988-02-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01204470A (ja) |
-
1988
- 1988-02-09 JP JP2942788A patent/JPH01204470A/ja active Pending
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