KR19980013700A - 반도체 트랜지스터 제조방법(Semiconductor Transister Menufacturing Method) - Google Patents
반도체 트랜지스터 제조방법(Semiconductor Transister Menufacturing Method) Download PDFInfo
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Abstract
본 발명은 반도체 트랜지스터 제조방법에 관한 것으로서, 특히 제 2 전도형 반도체 기판 상부에 산화막을 형성하고, 상기 산화막의 하부에 제 2 전도형의 제 1 소자분리영역을 형성하는 단계; 상기 산화막을 제거하고, 고농도 제 1 전도형 에피층을 형성하는 단계; 상기 고농도 제 1 전도형 에피층 상면에 산화막을 성장시키고, 사진식각하여 상기 제 1 소자분리영역의 상부에 제 2 소자분리영역과 상기 고농도 제 1 전도형 에피층 내부에 제 2 전도형의 매몰층을 동시에 형성하는 단계; 상기 결과물의 산화막을 제거하고 저농도 제 1 전도형 에피층을 형성하는 단계; 상기 저농도 제 1 전도형 에피층의 상면에 산화막과 질화막을 순차적으로 형성하고 질화막을 선택적으로 제거하는 단계; 상기 질화막이 제거된 영역에 필드산화막을 성장시키는 단계;상기 결과물의 질화막을 제거하고 제 2 소자분리영역 상부에 제 3 소자분리영역과 상기 매몰층 상부에 콜렉터 영역을 동시에 형성하는 단계; 상기 매몰층 상부에 제 2 전도형 웰을 형성하는 단계; 상기 제 2 전도형 웰의 표면에 제 1 전도형의 베이스 영역을 형성하는 단계; 상기 베이스 영역의 상면에 폴리실리콘을 적층하고 에미터 영역을 형성하는 단계; 상기 폴리실리콘 상부에 실리사이드를 적층하고 에미터전극을 형성하는 단계; 및 상기 베이스 영역에 고농도 제 2 전도형의 외부 베이스 전극영역을 형성하는 단계를 구비하는 것을 특징으로 한다.
Description
본 발명은 반도체 트랜지스터 제조방법에 관한 것으로서, 특히 삼중의 소자격리영역과 이층의 에피층을 형성하고 자기정합 기술을 이용함으로써, 제조공정을 단순화하고, 소자제조면적을 최소화하고 고속 및 고집적을 실현할 수 있는 반도체 트랜지스터 제조방법에 관한 것이다.
일반적으로, 바이폴라 및 바이씨모스 분야에서 종형 트랜지스터는 횡형 트랜지스터에 비하여 전류 구동능력 및 동작속도 면에서 월등히 우수하지만 제조공정이 복잡하고 소자의 면적이 크다는 단점을 가지고 있다. 따라서, 이러한 단점들을 개선하는 것이 이 분야에서의 관건이다.
도 1 은 종래의 수직 피형 트랜지스터의 일실시예를 나타낸 단면도로서, 제 2 전도형 반도체 기판(10) 상에 기판과 트랜지스터의 콜렉터영역을 분리시키기 위하여 제 1 전도형웰(12)을 형성한다. 여기에서 제 1 전도형은 엔형을 제 2 전도형은 피형을 의미한다.
그리고, 제 1 전도형웰(12) 내부를 소정의 깊이 만큼 침투한 고농도 제 2 전도형 매몰층(14)을 형성하고, 매몰층(14) 상부에 제 1 전도형 에피층(16)을 형성하고, 매몰층(14) 상부에 제 2 전도형웰(18)을 형성한 후 필드산화막(20)과 트랜지스터의 전류 전도영역인 콜렉터영역(22), 베이스영역(24) 및 에미터영역(26)을 포토 마스크공정과 선택식각 공정을 통해서 순차적으로 형성시킨다. 소자분리영역(28)은 매몰층(14) 형성시 일단의 분리영역을 형성하고, 제 2 전도형웰(18) 형성시 이단의 분리영역을 형성한다. 이후에, 컨택(30)과 금속배선을 형성하여 소자제조를 완성한다.
상기의 구조에 있어서, 수직 피형 트랜지스터의 콜렉터영역을 기판과 격리시키기 위하여 형성된 제 1 전도형웰의 확산영역은 수직 피형 트랜지스터의 활성영역을 충분히 넓게 감싸 주어야하며, 소자격리영역과의 안정된 특성을 확보하기 위하여 소정의 거리를 유지하여야 한다. 따라서, 소자의 면적이 커지고 고속의 동작특성을 만족시키기 어려워진다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 삼중의 소자격리영역과 이층의 에피층을 형성하고 자기정합 기술을 이용함으로써, 제조공정을 단순화하고 소자제조면적을 최소화하고 고속 및 고집적을 실현할 수 있는 반도체 트랜지스터 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 소자 제조방법은 제 2 전도형 반도체 기판 상부에 산화막을 형성하고, 상기 산화막의 일부를 선택적으로 식각하여 제 2 전도형의 제 1 소자분리영역을 형성하는 단계; 상기 산화막을 제거하고, 고농도 제 1 전도형 에피층을 형성하는 단계; 상기 고농도 제 1 전도형 에피층 상면에 산화막을 성장시키고, 사진식각하여 상기 제 1 소자분리영역의 상부에 제 2 소자분리영역과 상기 고농도 제 1 전도형 에피층 내부에 제 2 전도형의 매몰층을 동시에 형성하는 단계; 상기 결과물의 산화막을 제거하고 저농도 제 1 전도형 에피층을 형성하는 단계; 상기 저농도 제 1 전도형 에피층의 상면에 산화막과 질화막을 순차적으로 형성하고 액티브 영역을 한정하기 위하여 질화막을 선택적으로 제거하는 단계; 상기 질화막이 제거된 영역에 필드산화막을 성장시키는 단계;상기 결과물의 질화막을 제거하고 제 2 소자분리영역 상부에 제 3 소자분리영역과 상기 매몰층 상부에 콜렉터 영역을 동시에 형성하는 단계; 상기 매몰층 상부에 제 2 전도형 웰을 형성하는 단계; 상기 제 2 전도형 웰의 표면에 제 1 전도형의 베이스 영역을 형성하는 단계; 상기 베이스 영역의 상면에 폴리실리콘을 적층하고 고농도 제 2 전도형의 불순물을 이온주입하여 에미터 영역을 형성하는 단계; 상기 폴리실리콘 상부에 실리사이드를 적층하고 에미터전극을 형성하는 단계; 상기 결과물의 상부에 산화막을 형성한 후 측벽 스페이서를 형성하는 단계; 및 상기 베이스 영역에 고농도 제 2 전도형의 외부 베이스 전극영역을 형성하는 단계를 구비하는 것을 특징으로 한다.
도 1 은 종래의 수직 피형 트랜지스터의 일실시예를 나타낸 단면도.
도 2 는 본 발명에 의한 수직 피형 트랜지스터의 바람직한 일실시예를 나타낸 단면도.
도 3 내지 도 8 은 본 발명에 의한 수직 피형 트랜지스터의 제조공정 순서에 따른 단면도이다.
도 9 는 본 발명에 의한 수직 엔형 트랜지스터의 바람직한 일실시예를 나타낸 단면도.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 2 는 본 발명에 의한 수직 피형 트랜지스터의 바람직한 일실시예를 나타낸 단면도이다.
상기 트랜지스터는 제 2 전도형 반도체 기판(10)과, 제 2 전도형 반도체 기판상(10)에 침적된 고농도 제 1 전도층(12)과, 고농도 제 1 전도층상(12)에 침적된 저농도 제 1 전도층(14)과, 고농도 제 1 전도층(12)과 저농도 제 1 전도층(14)의 경계면에 형성된 매몰층과 콜렉터 개구부의 저농도 제 1 전도층(14)의 표면에서 매몰층까지 형성된 콜렉터영역(16)과, 저농도 제 1 전도층(14) 표면과 매몰층 사이에 확산형성되고 콜렉터 영역에 소정의 깊이만큼 침투한 제 2 전도형웰(18)과, 제 2 전도형웰(18) 내부에 확산 침투하여 형성된 베이스 영역(20)과, 베이스영역(20)의 표면 근방에 자기정합으로 형성된 에미터영역(22)과, 베이스영역의 표면에 적층된 폴리실리콘막(24)과, 폴리 실리콘막(24)의 측면에 형성된 산화막(26)과, 각 소자간의 분리를 위하여 반도체 기판에서 저농도 제 1 전도층까지 삼중구조로 형성된 소자분리영역(28) 및 각 영역을 분리하기 위하여 저농도 제 1 전도층의 표면 근방에 형성된 필드산화막(30)으로 구성된다.
도 3 내지 도 8 은 본 발명에 의한 수직 피형 트랜지스터의 제조공정 순서에 따른 단면도로서, 상기의 결과물의 제조방법은 다음과 같다.
먼저, 도 3 에 도시된 바와 같이, 반도체 기판(1) 상면에 열산화막(2)를 형성한후 소자분리를 위하여 반도체 기판(1) 양측 상부의 열산화막(2)을 사진식각공정에 의해서 선택적으로 제거하고, 이온을 주입하여 제 2 전도형의 제 1 소자분리영역(4)을 형성한다. 이어서, 열산화법을 이용하여 제 1 소자분리영역(4)의 표면에 산화막(6)을 성장시킨다.
도 4 에 도시된 바와 같이, 상기 결과물의 표면 산화막(4,6)을 제거하고, 고농도 제 1 전도형 에피층(8)을 성장시키고, 고농도 제 1 전도형 에피층(8)의 상면에 열산화막(10)을 형성시킨후 사진식각공정에 의해서 산화막(10)의 양쪽 가장자리와 중앙부를 선택식각하여 이온주입방법으로 제 1 소자분리영역의 상부에 제 2 소자분리영역(12)과 제 2 전도형 매몰층(14)을 동시에 형성한 다음 열산화법으로 산화막(16)를 형성하면서 동시에 소자격리영역 및 매몰층을 확산시킨다.
도 5 에 도시된 바와 같이, 상기 결과물의 표면 산화막(10,16)을 제거한 후 저농도 제 1 전도형 에피층을(20)을 성장시키고 얇은 산화막(22)을 성장시킨 뒤 질화막(24)을 침적하고 액티브영역을 한정하기 위하여 질화막(24)를 선택식각한다.
도 6 에 도시된 바와 같이, 상기 결과물의 선택식각된 개구부에 로커스(LOCOS) 방법으로 필드산화막(26)을 성장시키고, 산화막(22) 상부의 질화막(22)를 모두 제거한다. 이어서, 포토 마스크패턴을 형성하고 이온을 주입하여 제 2 소자분리영역(28)과 매몰층(14)에 양측 상부에 접하는 두 개의 콜레터영역(30)을 동시에 형성시킨다, 다음, 사진공정에 의해서 상기의 결과물에 이온주입을 실시하여 두 개의 콜레터영역(30) 사이에 제 2 전도형 웰(32)을 형성한다.
도 7 에 도시된 바와 같이, 상기 결과물의 제 2 전도형웰(32)의 상부를 사진공정처리를 한후 이온을 주입하여 저농도 제 1 전도형인 베이스영역(34)을 형성한다. 이어서, 제 1 전도형인 베이스영역(34)의 상부에 사진공정을 통해서 개구부를 형성한다.
도 8 을 참조하면, 상기 개구부 상부에 폴리실리콘(36)을 적층하고, 고농도 제 2 전도형 불순물을 이온주입한 후 폴리실리콘(36) 상부에 실리사이드(Silicide)(38)를 적층한다. 이때 자기 정합으로 형성된 폴리실리콘(36)으로부터 확산된 에미터영역(40)이 형성된다. 이어서, 마스크패턴 형성과 선택식각을 순차적으로 수행하여 에미터 폴리실리콘 전극을 형성하고, 산화막을 적층한 후 비등방성 건식식각을 수행하여 측벽스페이서(Sidewall spacer)(42)를 형성한다. 다음, 사진공정으로 에미터영역(40)의 우측에 고농도 제 2 전도형 이온을 주입하여 외부베이스영역(44)을 형성한다. 이후의 컨택 및 금속배선 등을 형성하는 공정은 통상의 방법으로 실시하여 소자제조가 완료된다.
도 9 는 본 발명에 의한 수직 엔형 트랜지스터의 바람직한 일실시예를 나타낸 단면도이다.
상기 수직 엔형 트랜지스터는 고농도 제 1 전도형 에피층(8) 상부에 엔형 트랜지스터의 콜렉터 영역(50)은 피형 트랜지스터의 콜렉터영역(30)을 형성하면서 순차적으로 형성하고, 피형 트랜지스터의 베이스영역(34) 형성시 베이스영역(51)을 형성하고 폴리실리콘 전극(52)을 형성할 때 에미터영역(54)을 형성하고 포토마스크 공정후 엔형 불순물을 이온주입하여 에미터 폴리실리콘 전극을 형성한다, 이어서, 고농도 피형 이온을 주입하여 엔형 트랜지스터의 외부 베이스영역(56)을 형성한다.
따라서, 상술한 바와 같이 본 발명은 수직 엔형/피형 트랜지스터를 동시에 형성하면서 삼중의 소자격리영역을 형성함으로써, 횡방향의 확산층형성을 억제하여 소자의 면적을 최소화 할 수 있고, 이층의 에피층을 형성하여 트랜지스터의 영역간을 구분함으로써, 별도의 엔형웰형성에 따른 제조공정을 단순화하고, 트랜지스터의 에미터 및 베이스영역을 자기정합으로 형성하도록하여 고속특성 및 고집적을 구현할 수 있는 효과가 있다.
Claims (1)
- 제 2 전도형 반도체 기판 상부에 산화막을 형성하고, 상기 산화막의 일부를 선택적으로 식각하여 제 2 전도형의 제 1 소자분리영역을 형성하는 단계; 상기 산화막을 제거하고, 고농도 제 1 전도형 에피층을 형성하는 단계; 상기 고농도 제 1 전도형 에피층 상면에 산화막을 성장시키고, 사진식각하여 상기 제 1 소자분리영역의 상부에 제 2 소자분리영역과 상기 고농도 제 1 전도형 에피층 내부에 제 2 전도형의 매몰층을 동시에 형성하는 단계; 상기 결과물의 산화막을 제거하고 저농도 제 1 전도형 에피층을 형성하는 단계; 상기 저농도 제 1 전도형 에피층의 상면에 산화막과 질화막을 순차적으로 형성하고 액티브 영역을 한정하기 위하여 질화막을 선택적으로 제거하는 단계; 상기 질화막이 제거된 영역에 필드산화막을 성장시키는 단계;상기 결과물의 질화막을 제거하고 제 2 소자분리영역 상부에 제 3 소자분리영역과 상기 매몰층 상부에 콜렉터 영역을 동시에 형성하는 단계; 상기 매몰층 상부에 제 2 전도형 웰을 형성하는 단계; 상기 제 2 전도형 웰의 표면에 제 1 전도형의 베이스 영역을 형성하는 단계; 상기 베이스 영역의 상면에 폴리실리콘을 적층하고 고농도 제 2 전도형의 불순물을 이온주입하여 에미터 영역을 형성하는 단계; 상기 폴리실리콘 상부에 실리사이드를 적층하고 에미터전극을 형성하는 단계; 상기 결과물의 상부에 산화막을 형성한 후 측벽 스페이서를 형성하는 단계; 및 상기 베이스 영역에 고농도 제 2 전도형의 외부 베이스 전극영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 트랜지스터 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019960032279A KR19980013700A (ko) | 1996-08-01 | 1996-08-01 | 반도체 트랜지스터 제조방법(Semiconductor Transister Menufacturing Method) |
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| KR1019960032279A KR19980013700A (ko) | 1996-08-01 | 1996-08-01 | 반도체 트랜지스터 제조방법(Semiconductor Transister Menufacturing Method) |
Publications (1)
| Publication Number | Publication Date |
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| KR19980013700A true KR19980013700A (ko) | 1998-05-15 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421493B1 (ko) * | 2001-12-06 | 2004-03-11 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널 |
-
1996
- 1996-08-01 KR KR1019960032279A patent/KR19980013700A/ko not_active Application Discontinuation
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|---|---|---|---|---|
| KR100421493B1 (ko) * | 2001-12-06 | 2004-03-11 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널 |
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