JPS6188561A - トランジスタ - Google Patents
トランジスタInfo
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- JPS6188561A JPS6188561A JP21002584A JP21002584A JPS6188561A JP S6188561 A JPS6188561 A JP S6188561A JP 21002584 A JP21002584 A JP 21002584A JP 21002584 A JP21002584 A JP 21002584A JP S6188561 A JPS6188561 A JP S6188561A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
- H01L29/1008—Base region of bipolar transistors of lateral transistors
Landscapes
- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イー産業上の利用分野
この発明は、１−ランマスクに係り、特に、半導体集積
回路で用いるスイッチング素子として最適すＮ Ｐ Ｎ
型トランジスタシこ関する。
回路で用いるスイッチング素子として最適すＮ Ｐ Ｎ
型トランジスタシこ関する。
（ロ）ｉｊＬ来技術
一般に半導体集４．ｙ４回路に形成しているＮＰＮ型ト
ランジスタは縦型構造がほとんどであり、この種の構造
のトランジスタは、エミッタ・ベース間およびコレクタ
・ベース間の接合面、債か大きく異なると共に、エミッ
タとコレクタの濃度比が異なるので、比較的大きな飽和
電圧を生しる。そζ）ため、スイッチング素子として使
用するには問題−，６’：ある。
ランジスタは縦型構造がほとんどであり、この種の構造
のトランジスタは、エミッタ・ベース間およびコレクタ
・ベース間の接合面、債か大きく異なると共に、エミッ
タとコレクタの濃度比が異なるので、比較的大きな飽和
電圧を生しる。そζ）ため、スイッチング素子として使
用するには問題−，６’：ある。
（ハ）目的
この発明は、飽和電圧の発生を最小限に抑え、スイッチ
ング素子として最適なトランジスタを提供することを目
的としている。
ング素子として最適なトランジスタを提供することを目
的としている。
（ニ）構成
この発明に係るトランジスタの特はとする処は、半導体
基板表面に成長されたエピタキシャル層の内Ｕｔ＋にＰ
型のベース層を形成し、この−、−スＩｉ＋、内に高濃
度なＮ型のエミッタ１；、；とコレクタＹ、−ｒとを同
ｌｒＺ度でしかも同一形状に形成したことにあ、コ。
基板表面に成長されたエピタキシャル層の内Ｕｔ＋にＰ
型のベース層を形成し、この−、−スＩｉ＋、内に高濃
度なＮ型のエミッタ１；、；とコレクタＹ、−ｒとを同
ｌｒＺ度でしかも同一形状に形成したことにあ、コ。
（ボ）実施例
第１図は、この発明に係る１−ランシスタの−実絶倒の
構造を示す説明図である。
構造を示す説明図である。
同図において、１０はＰ型のシリコンからなる半導体基
板、１１は前記基板１０の表面に成長されたＮ−型のエ
ピタキシャル層、１２は前記エピタキシャル層１１を各
素子毎にそれぞれ分離する分離拡散層である。
板、１１は前記基板１０の表面に成長されたＮ−型のエ
ピタキシャル層、１２は前記エピタキシャル層１１を各
素子毎にそれぞれ分離する分離拡散層である。
１３はＰ小型のベース層であり、この内部にはそれぞれ
隣接するＮ＋十梨型コレクタ層１４よびＮ＋＋型エミッ
タ層１５が同一濃度および同一形状で形成されている。
隣接するＮ＋十梨型コレクタ層１４よびＮ＋＋型エミッ
タ層１５が同一濃度および同一形状で形成されている。
１６はエピタキシャルｔ＝ｎとオーミ・ツクコンタクト
をとるためのＮ＋＋型のコンタクト層であり、エピタキ
シャル層１１内部上端にベース層１３と接するように形
成されている。１７はシリコン酸化膜であり、所定位置
にコンタクトホールが形成されている。また、１４ａ
、１５ａ 、 １６ａはコレクタ電極、エミッタ電極、
ベース電極をそれぞれ示している。
をとるためのＮ＋＋型のコンタクト層であり、エピタキ
シャル層１１内部上端にベース層１３と接するように形
成されている。１７はシリコン酸化膜であり、所定位置
にコンタクトホールが形成されている。また、１４ａ
、１５ａ 、 １６ａはコレクタ電極、エミッタ電極、
ベース電極をそれぞれ示している。
なお、前記コンタクト層１６とベース電ｈ １６ ａと
によってエピタキシャル層１１をベース層１３に接続さ
せている。
によってエピタキシャル層１１をベース層１３に接続さ
せている。
次に、第１図に示したトランジスタの製造方法の一実施
例を説明する。
例を説明する。
■ Ｐ型半導体基１ｉ １０の表面に所定膜ｊ７のＮ−
型エピタキシャル層１１を成長させる。
型エピタキシャル層１１を成長させる。
■ Ｐ型分離拡散層１２を形成することによりエピタキ
シャル層１１をそれぞれ各素子毎に分離する。
シャル層１１をそれぞれ各素子毎に分離する。
■ 前記分離されたエピタキシャル層１１の略中央にＰ
中型不純物を選択拡散することによりベース層１３を形
成させる。
中型不純物を選択拡散することによりベース層１３を形
成させる。
■ コレクタ層１４、エミツタ層１５、コンタクト層１
６を形成すべき部分以外をホトレジストで覆い、これを
マスクとしてＮ＋＋型不純物をイオン打込して拡散させ
ることによりコレクタ層１４、エミツタ層１５をベース
層内部に近接して並列に形成させると共に、コンタクト
層１６はベース層１３の上端部分に接触させている。
６を形成すべき部分以外をホトレジストで覆い、これを
マスクとしてＮ＋＋型不純物をイオン打込して拡散させ
ることによりコレクタ層１４、エミツタ層１５をベース
層内部に近接して並列に形成させると共に、コンタクト
層１６はベース層１３の上端部分に接触させている。
■ エピタキシャル層１１の表面にシリコン酸化膜１７
を所定膜厚で成長させて、各コンタクトホールを形成す
る。
を所定膜厚で成長させて、各コンタクトホールを形成す
る。
■ コレクタ電極１４ａ、エミッタ電極１５ａ、ベース
電極１６ａをそれぞれ蒸着する。但し、ベース電極１６
ａは、コンタクト層１６とベース層１３のそれぞれの界
面上部に跨るように形成されている。
電極１６ａをそれぞれ蒸着する。但し、ベース電極１６
ａは、コンタクト層１６とベース層１３のそれぞれの界
面上部に跨るように形成されている。
なお、コンタクト層１６をベース層１３の一部に接触さ
せてエピタキシャル層１１内に形成すると共に、ベース
電極１６ａをベース層１３とコンタクト層１６との界面
上部に形成したから、エピタキシャル層１１とベース層
１３との電位を等しくさせることにより、電圧を安定さ
せている。
せてエピタキシャル層１１内に形成すると共に、ベース
電極１６ａをベース層１３とコンタクト層１６との界面
上部に形成したから、エピタキシャル層１１とベース層
１３との電位を等しくさせることにより、電圧を安定さ
せている。
（へ）効果
この発明は、上記詳説したように、エミッタ・ベース間
およびコレクタ・ベース間の接合面積を路間−にさせる
と共に、エミツタ層とコレクタ層の濃度を同一濃度にし
ているから、飽和電圧を非常に低くすることができる。
およびコレクタ・ベース間の接合面積を路間−にさせる
と共に、エミツタ層とコレクタ層の濃度を同一濃度にし
ているから、飽和電圧を非常に低くすることができる。
さらに、エミツタ層およびコレクタ層が高濃度なので、
直列抵抗が非常に小さくなり、スイッチング素子として
使用するには最適である。しかもエミツタ層とコレクタ
層とをベース層内に規則正しく形成したことによって対
象性が非常に良くなり、双方向性素子として使用するに
も好ましい。
直列抵抗が非常に小さくなり、スイッチング素子として
使用するには最適である。しかもエミツタ層とコレクタ
層とをベース層内に規則正しく形成したことによって対
象性が非常に良くなり、双方向性素子として使用するに
も好ましい。
第１図はこの発明に係るトランジスタの一実施例の構造
を示す説明図である。 １０・・・半導体基板、１１・・・エピタキシャル層、
１２・・・分離拡散層、１３・・・ベース層、１４・・
・コレクタ層、１５・・・エミツタ層、１６・ ・・コ
ンタクト層、１６ａ ・・・ベース電極。
を示す説明図である。 １０・・・半導体基板、１１・・・エピタキシャル層、
１２・・・分離拡散層、１３・・・ベース層、１４・・
・コレクタ層、１５・・・エミツタ層、１６・ ・・コ
ンタクト層、１６ａ ・・・ベース電極。
Claims (2)
- （１）半導体基板表面に成長したエピタキシャル層の内
部に形成されたＰ型のベース層内に同一濃度で且つ同一
形状のＮ型のエミッタ層とコレクタ層を隣接形成したこ
とを特徴とするトランジスタ。 - （２）前記エピタキシャル層内にコンタクト層を形成し
、このコンタクト層と前記ベース層のそれぞれの界面上
部に跨るベース電極を形成したことを特徴とする特許請
求の範囲第１項記載のトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21002584A JPS6188561A (ja) | 1984-10-05 | 1984-10-05 | トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21002584A JPS6188561A (ja) | 1984-10-05 | 1984-10-05 | トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6188561A true JPS6188561A (ja) | 1986-05-06 |
Family
ID=16582567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21002584A Pending JPS6188561A (ja) | 1984-10-05 | 1984-10-05 | トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6188561A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5565701A (en) * | 1991-07-03 | 1996-10-15 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Integrated circuit with vertical bipolar power transistors and isolated lateral bipolar control transistors |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57124472A (en) * | 1981-01-27 | 1982-08-03 | Seiko Instr & Electronics Ltd | Horizontal type transistor for low frequency |
| JPS58218168A (ja) * | 1982-06-14 | 1983-12-19 | Toshiba Corp | 双方向トランジスタ |
-
1984
- 1984-10-05 JP JP21002584A patent/JPS6188561A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57124472A (en) * | 1981-01-27 | 1982-08-03 | Seiko Instr & Electronics Ltd | Horizontal type transistor for low frequency |
| JPS58218168A (ja) * | 1982-06-14 | 1983-12-19 | Toshiba Corp | 双方向トランジスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5565701A (en) * | 1991-07-03 | 1996-10-15 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Integrated circuit with vertical bipolar power transistors and isolated lateral bipolar control transistors |
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