JPS62293666A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPS62293666A JPS62293666A JP61136555A JP13655586A JPS62293666A JP S62293666 A JPS62293666 A JP S62293666A JP 61136555 A JP61136555 A JP 61136555A JP 13655586 A JP13655586 A JP 13655586A JP S62293666 A JPS62293666 A JP S62293666A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- emitter
- conductivity type
- injector
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 238000009792 diffusion process Methods 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims abstract 5
- 239000002184 metal Substances 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 abstract description 14
- 238000002347 injection Methods 0.000 abstract description 11
- 239000007924 injection Substances 0.000 abstract description 11
- 230000003321 amplification Effects 0.000 abstract description 7
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 7
- 230000003247 decreasing effect Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 91
- 239000000463 material Substances 0.000 description 5
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000007791 liquid phase Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000010581 sealed tube method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明は、集積回路における論理回路に応用して好適な
半導体装置の製造方法に関する。
半導体装置の製造方法に関する。
従来の技術
シリコンを用いた従来の半導体装置の構造を第３図に示
す。この構造はＩＩＬ回路と呼ばれ第４図に等何回路を
示す。シリコン基板１０１上に形成されたｎ型層１０２
と、ｎ型層１０２内に形成された第１のｐ型拡散層１０
３と第２のｐ型拡散層１０４とで横方向のｐｎｐ トラ
ンジスタ１２１を構成し、またｎ型層１０２と第１のｐ
型拡散層１０３と第１のｐ型拡散層１０３内に形成され
たｎ型拡散層１０６とで縦構造のｎｐｎ ）ランジスタ
１２２を構成している。通常インジェクタ１２３を定電
圧源に接続し、エミッタ１２４を接地することばよりｐ
ｎｐ ）ランジスタ１２１を定電流源として用い、ベー
ス１２５を入力、コレクタ１２６を出力としてインバー
タ論理回路を構成している。
す。この構造はＩＩＬ回路と呼ばれ第４図に等何回路を
示す。シリコン基板１０１上に形成されたｎ型層１０２
と、ｎ型層１０２内に形成された第１のｐ型拡散層１０
３と第２のｐ型拡散層１０４とで横方向のｐｎｐ トラ
ンジスタ１２１を構成し、またｎ型層１０２と第１のｐ
型拡散層１０３と第１のｐ型拡散層１０３内に形成され
たｎ型拡散層１０６とで縦構造のｎｐｎ ）ランジスタ
１２２を構成している。通常インジェクタ１２３を定電
圧源に接続し、エミッタ１２４を接地することばよりｐ
ｎｐ ）ランジスタ１２１を定電流源として用い、ベー
ス１２５を入力、コレクタ１２６を出力としてインバー
タ論理回路を構成している。
この例ではコレクタ１２６はＣ１と０２の２つの出力が
取り出せるように構成されている。
取り出せるように構成されている。
この回路の特徴は、ｎｐｎ トランジスタ１２２を第３
図に示すようにいわゆる逆トランジスタとして用いてい
るためエミッタ１２４を共通にすることにより、一般の
バイポーラトランジスタ集積回路におけるコレクタ分離
が不要となり高密度集積化が可能なことである。
図に示すようにいわゆる逆トランジスタとして用いてい
るためエミッタ１２４を共通にすることにより、一般の
バイポーラトランジスタ集積回路におけるコレクタ分離
が不要となり高密度集積化が可能なことである。
発明が解決しようとする問題点
ｎｐｎ）ランジスタ１２２を逆トランジスタとして形成
しているためベース層（第３図中のｐ型拡散層１０３に
対応）のキャリア濃度が、エミツタ層（第３図中のｎ型
拡散層１０２に対応）のキャリア濃度より犬きぐなシエ
ミッタ注入効率が小さく従って電流増幅率を大きくする
ことができない。
しているためベース層（第３図中のｐ型拡散層１０３に
対応）のキャリア濃度が、エミツタ層（第３図中のｎ型
拡散層１０２に対応）のキャリア濃度より犬きぐなシエ
ミッタ注入効率が小さく従って電流増幅率を大きくする
ことができない。
またベース幅を小さくして電流増幅率を大きくしようと
するがベース幅が小さくなるとベース広が９抵抗が大き
くなり高速動作ができない。さらにｐｎｐ ）ランジス
タ１２１のベースは第１のｐ型拡散層１０３と第２のｐ
型拡散層１０４とによりはさまれた領域となるので、ベ
ース幅を制御することが困難となりエミッタ注入効率を
大きくすることができないだけでなく、無効電流が大き
くなってしまうと言う問題点があった。
するがベース幅が小さくなるとベース広が９抵抗が大き
くなり高速動作ができない。さらにｐｎｐ ）ランジス
タ１２１のベースは第１のｐ型拡散層１０３と第２のｐ
型拡散層１０４とによりはさまれた領域となるので、ベ
ース幅を制御することが困難となりエミッタ注入効率を
大きくすることができないだけでなく、無効電流が大き
くなってしまうと言う問題点があった。
問題点を解決するための手段
本発明の方法は、半導体基板上に第１導電型のインジェ
クタ層と第２導電型の電流阻止層を形成する工程と、前
記第２導電型の電流阻止層の内に、選択的にインジェク
タ領域を形成する工程と、電流阻止層上に第２導電型の
エミツタ層を形成する工程と、エミツタ層上に第１導電
型のベース層を形成する工程と、ベース層上に第２導電
型のコレクタ層を形成する工程と、前記第２導電型のコ
レクタ層の内に選択的に第１導電型のグラフトベース領
域を形成する工程と、前記インジェクタ層、インジェク
タ領域以外のエミツタ層、コレクタ層、およびグラフト
ベース領域に、それぞれオーム性接触の金属電僕を形成
する工程とを含むことを特徴とするものであって、トラ
ンジスタを全て縦方向に配置することとトランジスタを
構成する各層をエピタキシャル成長法を用いて形成する
ことにより、各層の濃度を自由に選ぶことができｎｐｎ
トランジスタの電流増幅率を犬きくする事ができるだ
けでなく、ｐｎｐ ）ランジスタも縦型にすることによ
り定電流源となるトランジスタの注入効率を大きくする
ことができる。
クタ層と第２導電型の電流阻止層を形成する工程と、前
記第２導電型の電流阻止層の内に、選択的にインジェク
タ領域を形成する工程と、電流阻止層上に第２導電型の
エミツタ層を形成する工程と、エミツタ層上に第１導電
型のベース層を形成する工程と、ベース層上に第２導電
型のコレクタ層を形成する工程と、前記第２導電型のコ
レクタ層の内に選択的に第１導電型のグラフトベース領
域を形成する工程と、前記インジェクタ層、インジェク
タ領域以外のエミツタ層、コレクタ層、およびグラフト
ベース領域に、それぞれオーム性接触の金属電僕を形成
する工程とを含むことを特徴とするものであって、トラ
ンジスタを全て縦方向に配置することとトランジスタを
構成する各層をエピタキシャル成長法を用いて形成する
ことにより、各層の濃度を自由に選ぶことができｎｐｎ
トランジスタの電流増幅率を犬きくする事ができるだ
けでなく、ｐｎｐ ）ランジスタも縦型にすることによ
り定電流源となるトランジスタの注入効率を大きくする
ことができる。
また、ｎｐｎ トランジスタのエミツタ層はｐｎｐトラ
ンジスタのベース層でもあるためこの層のうちトランジ
スタ動作に関与する領域のみ厚みを薄くし、他の領域の
厚みを厚くすることによ、６トランジスタの注入効率を
落とさずにベース抵抗の低減がはかれる。このときベー
ス層にエミツタ層より禁制帯幅の小さい材料を用いてヘ
テロ接合を形成することによシ注入効率をさらに大きく
することができるとともに、ベース層のうちトランジス
タ動作に関与しない領域のエミツタ層と接する部分にベ
ース層より禁制帯幅の大きな電流阻止層を形成すること
により無効電流をいっそう低減することができる。
ンジスタのベース層でもあるためこの層のうちトランジ
スタ動作に関与する領域のみ厚みを薄くし、他の領域の
厚みを厚くすることによ、６トランジスタの注入効率を
落とさずにベース抵抗の低減がはかれる。このときベー
ス層にエミツタ層より禁制帯幅の小さい材料を用いてヘ
テロ接合を形成することによシ注入効率をさらに大きく
することができるとともに、ベース層のうちトランジス
タ動作に関与しない領域のエミツタ層と接する部分にベ
ース層より禁制帯幅の大きな電流阻止層を形成すること
により無効電流をいっそう低減することができる。
作 用
この技術的手段による作用は次のようなものである。即
ち、定電流源として用いるトランジスタを縦型とするこ
とによりベース幅を制御性のよい液相成長法による膜厚
により制御できるため薄くすることが可能であり、その
ため注入効率を大きくすることが可能となる。またこの
ベース層は駆動用トランジスタのエミッタでもあるため
この層の寄生抵抗を小さくする必要があるがこの層の厚
みはトランジスタ動作に関与する部分のみ薄くして他の
領域を厚くすることによりエミッタ抵抗を低減できる。
ち、定電流源として用いるトランジスタを縦型とするこ
とによりベース幅を制御性のよい液相成長法による膜厚
により制御できるため薄くすることが可能であり、その
ため注入効率を大きくすることが可能となる。またこの
ベース層は駆動用トランジスタのエミッタでもあるため
この層の寄生抵抗を小さくする必要があるがこの層の厚
みはトランジスタ動作に関与する部分のみ薄くして他の
領域を厚くすることによりエミッタ抵抗を低減できる。
更に定電流用のトランジスタはベース層材料にエミツタ
層材料よりも禁制帯幅が小さいためいわゆるワイドギャ
ップエミッタとなり注人動率を高めることができるとと
もに電流阻止層にベース層材料よりも禁制帯幅が大きな
材料を用いているため無効電流を小さくできる。
層材料よりも禁制帯幅が小さいためいわゆるワイドギャ
ップエミッタとなり注人動率を高めることができるとと
もに電流阻止層にベース層材料よりも禁制帯幅が大きな
材料を用いているため無効電流を小さくできる。
実施例
以下本発明の実施例を添付図面を用いて説明する。第１
図は本発明により作成された半導体集積回路装置の断面
構造図である。ｐ型１ｎＰ基板１上にｐ型１ｎＰよ構成
る定電流源を構成するインジェクタ層２を形成する。イ
ンジェクタ層上例はインジェクタからの不要なリーク電
流を低減させるだめの電流阻止層３をｎｆｉＪｎＰにて
形成する。電流阻止層３中に選択的にＺｎを拡散させて
ｐ型とし、インジェクタ領域４を形成する。その後さら
にその上にＩｎＰより禁制帯幅の小さいｎ型のＩ ｎＧ
ａＡｓ Ｐにてエミツタ層６を、エミツタ層よりさらに
禁制帯幅の小さいｐ型のＩｎＧａＡａＰにてベース層６
を、さらにｎ型ＩｎＰにてコレクタ層７をそれぞれ形成
する。コレクタ層７中に選択的にＺｎを拡散させてｐ型
としグラフトベース領域８を形成する。その後ＩｎＰ基
板１、エミツタ層６、コレクタ層７、グラフトベース領
域８にそれぞれオーム性接触を形成する金属にて電極を
形成し、半導体集積回路装置とする。
図は本発明により作成された半導体集積回路装置の断面
構造図である。ｐ型１ｎＰ基板１上にｐ型１ｎＰよ構成
る定電流源を構成するインジェクタ層２を形成する。イ
ンジェクタ層上例はインジェクタからの不要なリーク電
流を低減させるだめの電流阻止層３をｎｆｉＪｎＰにて
形成する。電流阻止層３中に選択的にＺｎを拡散させて
ｐ型とし、インジェクタ領域４を形成する。その後さら
にその上にＩｎＰより禁制帯幅の小さいｎ型のＩ ｎＧ
ａＡｓ Ｐにてエミツタ層６を、エミツタ層よりさらに
禁制帯幅の小さいｐ型のＩｎＧａＡａＰにてベース層６
を、さらにｎ型ＩｎＰにてコレクタ層７をそれぞれ形成
する。コレクタ層７中に選択的にＺｎを拡散させてｐ型
としグラフトベース領域８を形成する。その後ＩｎＰ基
板１、エミツタ層６、コレクタ層７、グラフトベース領
域８にそれぞれオーム性接触を形成する金属にて電極を
形成し、半導体集積回路装置とする。
以下第２図に示すように製造手順に沿って本発明の詳細
な説明する。第２図体）に示すようにｐ型ＩｎＰ基板１
において、濃度Ｉ Ｘ １０１８ｃｍ””のｐ型ＩｎＰ
と濃度５ Ｘ １０” ｃｍ−３（’） ｎ型１ｎＰと
をエピタキシャル成長させインジェクタ層２と電流阻止
層３を形成する。その後第２図（ｂ）に示すように全面
にシリコン窒化膜を厚さ０．３μｍ堆積させ通常の露光
・エツチング工程によシ開孔２２を所定の領域に形成す
る。開孔２２を通して封管法にてＺｎをインジェクタ層
２２に達するまで拡散し、インジェクタ領域４を形成す
る。シリコン窒化膜２１を除去後、電流阻止層３の表面
を塩酸と燐酸の混合液でＯ，Ｓμｍエツチングを行い、
その後第２図（Ｃ）に示すように更に液相エピタキシャ
ル成長法にてエミツタ層６として組成波長λＦ＝１．１
μｍ で濃度１×１０１８ｃｍ−３のｎ型のＩｎＧａＡ
ｓＰを０．２μｍ。
な説明する。第２図体）に示すようにｐ型ＩｎＰ基板１
において、濃度Ｉ Ｘ １０１８ｃｍ””のｐ型ＩｎＰ
と濃度５ Ｘ １０” ｃｍ−３（’） ｎ型１ｎＰと
をエピタキシャル成長させインジェクタ層２と電流阻止
層３を形成する。その後第２図（ｂ）に示すように全面
にシリコン窒化膜を厚さ０．３μｍ堆積させ通常の露光
・エツチング工程によシ開孔２２を所定の領域に形成す
る。開孔２２を通して封管法にてＺｎをインジェクタ層
２２に達するまで拡散し、インジェクタ領域４を形成す
る。シリコン窒化膜２１を除去後、電流阻止層３の表面
を塩酸と燐酸の混合液でＯ，Ｓμｍエツチングを行い、
その後第２図（Ｃ）に示すように更に液相エピタキシャ
ル成長法にてエミツタ層６として組成波長λＦ＝１．１
μｍ で濃度１×１０１８ｃｍ−３のｎ型のＩｎＧａＡ
ｓＰを０．２μｍ。
さらにその上にベース層６として組成波長λＳ’＝１．
３μｍで濃度２ Ｘ １ ｏ１７禰−３のｐ型のＩｎＧ
ａＡｌＩＰを０．３μｍ。
３μｍで濃度２ Ｘ １ ｏ１７禰−３のｐ型のＩｎＧ
ａＡｌＩＰを０．３μｍ。
さらにその上にコレクタ層として濃度ｌＸ１０”ｃｉ３
のｎ型のＩｎＰを０．７μｍ成長を行う。
のｎ型のＩｎＰを０．７μｍ成長を行う。
その後第２図（ｄ）に示すようにシリコン窒化膜を全面
に０．３μｍ形成した後、露光・エツチング工程を用い
て開孔２４を形成し、その後封管拡散法を用いてＺｎを
ｓｏｏ’Ｃにて拡散させベース層６に達するようにグラ
フトベース領域８を形成する。
に０．３μｍ形成した後、露光・エツチング工程を用い
て開孔２４を形成し、その後封管拡散法を用いてＺｎを
ｓｏｏ’Ｃにて拡散させベース層６に達するようにグラ
フトベース領域８を形成する。
その後エミッタコンタクトを形成するため、ホトレジス
ト２４にて所望の開孔を形成後、塩酸と燐酸の混合液に
てＩｎＰのコレクタ層７のエツチングを行い、さらに硫
酸と過酸化水素水の混合液にてＩｎＧａＡｓＰのベース
層６のエツチングを行いエミツタ層５を露出させる第２
図（ｅ）。盪各層にオーミック接触となる金属を用いて
、即ちｐ型層にはＡ ｕ／Ｚ ｎ／Ａ ｕを蒸着後リフ
トオフ法によυペース電極１ｏを、ｎ型層にはＡｕ／Ｓ
ｎ／Ａｕを蒸着後リフトオフ法によりコレクタ電極９、
エミッタ電う１１を形成する。さらに裏面にＡｕ／Ｚｎ
／Ａｕを全面に蒸着を行いインジェクタ電極１２として
第２図（ｆ）に示すような半導体装置が形成できる。
ト２４にて所望の開孔を形成後、塩酸と燐酸の混合液に
てＩｎＰのコレクタ層７のエツチングを行い、さらに硫
酸と過酸化水素水の混合液にてＩｎＧａＡｓＰのベース
層６のエツチングを行いエミツタ層５を露出させる第２
図（ｅ）。盪各層にオーミック接触となる金属を用いて
、即ちｐ型層にはＡ ｕ／Ｚ ｎ／Ａ ｕを蒸着後リフ
トオフ法によυペース電極１ｏを、ｎ型層にはＡｕ／Ｓ
ｎ／Ａｕを蒸着後リフトオフ法によりコレクタ電極９、
エミッタ電う１１を形成する。さらに裏面にＡｕ／Ｚｎ
／Ａｕを全面に蒸着を行いインジェクタ電極１２として
第２図（ｆ）に示すような半導体装置が形成できる。
トランジスタ構成領域１３においてはインジェクタ領域
４とエミツタ層５とでＩｎＰ／Ｉ ｎＧａＡｓＰのへテ
ロ接合が形成されていて、いわゆるワイドギャップエミ
ッタの効果によりエミッタの注入効率を大きくすること
ができる。電流阻止層３ばｎ型ＩｎＰであるためトラン
ジスタ構成領域１３以外においてはインジェクタ層２の
電流阻止層３とで禁制帯幅の大きいＩｎＰのホモ接合を
形成してインジェクタ層２からエミツタ層５への無効電
流を低減させていると同時に１工ミツタ層５のトランジ
スタ構成領域１３以外でエミツタ層の一部として働くた
めエミッタ抵抗を小さくすることができる。
４とエミツタ層５とでＩｎＰ／Ｉ ｎＧａＡｓＰのへテ
ロ接合が形成されていて、いわゆるワイドギャップエミ
ッタの効果によりエミッタの注入効率を大きくすること
ができる。電流阻止層３ばｎ型ＩｎＰであるためトラン
ジスタ構成領域１３以外においてはインジェクタ層２の
電流阻止層３とで禁制帯幅の大きいＩｎＰのホモ接合を
形成してインジェクタ層２からエミツタ層５への無効電
流を低減させていると同時に１工ミツタ層５のトランジ
スタ構成領域１３以外でエミツタ層の一部として働くた
めエミッタ抵抗を小さくすることができる。
また、エミツタ層６の上にはベース層６としてさらに禁
制帯幅の小さいＩｎＧａＡｓＰを用いているためｎｐｎ
トランジスタの電流増幅率も大きくすることができ、
高速動作が可能となる。この実施例の場合ｐｎｐ ）ラ
ンジスタの電流増幅率はｈＦＥ＝５゜ｎｐｎｌ−ランジ
スタの電流増幅率はｈＦＥ＝ ８０ でちった。
制帯幅の小さいＩｎＧａＡｓＰを用いているためｎｐｎ
トランジスタの電流増幅率も大きくすることができ、
高速動作が可能となる。この実施例の場合ｐｎｐ ）ラ
ンジスタの電流増幅率はｈＦＥ＝５゜ｎｐｎｌ−ランジ
スタの電流増幅率はｈＦＥ＝ ８０ でちった。
発明の効果
以上述べてきたように本発明によれば、インジェクタの
トランジスタの注入効率を大きくすることができリーク
電流が少なく従って無効電流の小さい、さらに駆動用ト
ランジスタのベース抵抗の小さい、高速動作の可能な高
密度集積化論理回路洗適した半導体集積回路装置を製造
する事ができる。
トランジスタの注入効率を大きくすることができリーク
電流が少なく従って無効電流の小さい、さらに駆動用ト
ランジスタのベース抵抗の小さい、高速動作の可能な高
密度集積化論理回路洗適した半導体集積回路装置を製造
する事ができる。
第１図は本発明の一実施例方法による半導体集積回路装
置の断面図、第２図（ａ）〜（ｆ）は同実施例の製造工
程断面図、第３図は従来のＩＩＬ回路の半導体集積回路
装置の断面図、第４図は同ＩＩＬ回路の等価回路図であ
る。 １・・・・・・ＩｎＰ基板、２・・・・・・インジェク
タ層、３・・・・・・電流阻止層、４・・・・・・イン
ジェクタ領域、５・・・・・・エミツタ層、６・・・・
・・ベース層、７・・・・・・コレクタ層、１３・・・
・・・トランジスタ構成領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ペース電極ｎ 第 ２ 図 第２図
置の断面図、第２図（ａ）〜（ｆ）は同実施例の製造工
程断面図、第３図は従来のＩＩＬ回路の半導体集積回路
装置の断面図、第４図は同ＩＩＬ回路の等価回路図であ
る。 １・・・・・・ＩｎＰ基板、２・・・・・・インジェク
タ層、３・・・・・・電流阻止層、４・・・・・・イン
ジェクタ領域、５・・・・・・エミツタ層、６・・・・
・・ベース層、７・・・・・・コレクタ層、１３・・・
・・・トランジスタ構成領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ペース電極ｎ 第 ２ 図 第２図
Claims (4)
- （１）半導体基板上に第１導電型の第１層と第２導電型
の第２層を形成する工程と、前記第２導電型の第２層の
内、所定の第１領域を第１導電型にする工程と、前記第
２層上に第２導電型の第３層を形成する工程と、前記第
３層上に第１導電型の第４層を形成する工程と、前記第
４層上に第２導電型の第５層を形成する工程と、前記第
２導電型の第５層の内、所定の第２領域を第１導電型に
する工程と、前記第１層、第１領域以外の第２層、第５
層の第２領域および第２領域以外の第５層に、それぞれ
オーム性接触の金属電極を形成する工程とを含んでなる
半導体集積回路装置の製造方法。 - （２）第２導電型の第２層に、不純物の拡散を第１導電
型の第１層に達するまで行い第２層を第１導電型とする
特許請求の範囲第１項記載の半導体集積回路装置の製造
方法。 - （３）第２導電型の第５層に、不純物の拡散を第１導電
型の第４層に達するまで行い第５層を第１導電型とする
特許請求の範囲第１項記載の半導体集積回路装置の製造
方法。 - （４）不純物の拡散後、拡散により生じた第１領域表面
の高不純物濃度層を除去したのち第３層を形成する特許
請求の範囲第２項記載の半導体集積回路装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136555A JPS62293666A (ja) | 1986-06-12 | 1986-06-12 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136555A JPS62293666A (ja) | 1986-06-12 | 1986-06-12 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293666A true JPS62293666A (ja) | 1987-12-21 |
Family
ID=15177961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61136555A Pending JPS62293666A (ja) | 1986-06-12 | 1986-06-12 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293666A (ja) |
-
1986
- 1986-06-12 JP JP61136555A patent/JPS62293666A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6410102B2 (ja) | ||
| JPS63110774A (ja) | ヘテロ接合型バイポ−ラトランジスタ | |
| JPS62293666A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6377146A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6343359A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS6318674A (ja) | 化合物半導体装置 | |
| JPS6343358A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS6343370A (ja) | 半導体装置およびその製造方法 | |
| JPS62219655A (ja) | 半導体集積回路装置の製造方法 | |
| JPH04130733A (ja) | 半導体装置 | |
| JPS63122171A (ja) | 半導体装置およびその製造方法 | |
| JPS62219656A (ja) | 半導体装置およびその製造方法 | |
| JPS62298150A (ja) | 半導体集積回路及びその製造方法 | |
| JPS62291962A (ja) | ラテラル型トランジスタ | |
| JPS6231165A (ja) | ヘテロ接合化合物半導体装置 | |
| JPS63120459A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS61189666A (ja) | 接合形トランジスタおよびその製造方法 | |
| JP2648027B2 (ja) | Ｉｉｌ型半導体装置 | |
| JPS59167086A (ja) | 半導体装置の製造方法 | |
| JPS6188561A (ja) | トランジスタ | |
| JPS6116569A (ja) | 半導体集積回路装置 | |
| JPS63143858A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH04287329A (ja) | ラテラルバイポーラトランジスタの製造方法 | |
| JPS63318774A (ja) | 半導体装置 | |
| JPS62298149A (ja) | 半導体集積回路及びその製造方法 |