KR100591247B1 - 이종접합 전계효과 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 기판의 상부에 형성되는 제1 에피층과, 상기 제1 에피층 상부의 소정영역이 노출되도록 형성되는 제2 에피층과, 상기 제2 에피층 상부의 소정영역이 노출되도록 순차적으로 형성되는 전류차단층 및 부컬렉터층과, 상기 부컬렉터층 상부의 소정영역이 노출되도록 순차적으로 형성되는 컬렉터층 및 베이스층과, 상기 베이스층 상부의 소정영역이 노출되도록 순차적으로 형성되는 에미터층 및 에미터캡층과, 상기 에미터캡층의 상부, 노출된 상기 베이스층, 상기 부컬렉터층, 상기 제2 에피층 및 상기 제1 에피층의 소정영역에 각각 형성되는 에미터전극, 베이스전극, 컬렉터전극, 다이오드용 제1 전극 및 제2 전극과, 상기 컬렉터전극과 상기 제1 전극, 상기 에미터전극과 상기 제2 전극을 각각 전기적으로 연결시키는 제1 및 제2 금속배선을 포함함으로써, 종래의 반도체 소자와 분리된 다이오드를 이종접합 쌍극자 트랜지스터와 금속선으로 연결하는 방법보다 간단한 공정을 통해 PN 접합 다이오드를 이종접합 쌍극자 트랜지스터와 연결할 수 있으므로 전체 회로에서 차지하는 면적이 감소되며, 금속선에서 나타날 수 있는 저항과 손실 등이 감소될 수 있는 효과가 있다.
이종접합 쌍극자 트랜지스터, PN 접합 다이오드, 화합물반도체
Description
도 1은 종래 기술에 의해 구현된 반도체 소자를 설명하기 위한 단면도.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
*** 도면의 주요 부분에 대한 부호 설명 ***
201 : 에미터캡층, 202 : 에미터층,
203 : 베이스층, 204 : 컬렉터층,
205 : 부컬렉터층, 206 : 전류차단층,
207 : 다이오드용 제2 에피층, 208 : 다이오드용 제1 에피층,
209 : 반절연 기판, 210 : 에미터전극,
211 : 베이스전극, 212 : 컬렉터전극,
220 : 제1 금속배선, 221 : 제2 금속배선
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 에미터 상층구조 이종접합 쌍극자 트랜지스터와 PN 접합 다이오드를 동일한 기판 상에 구현하는 반도체 소자 및 그 제조방법에 관한 것이다.
도 1은 종래 기술에 의해 구현된 반도체 소자를 설명하기 위한 단면도로서, 동일 기판 상에 에미터 상층구조 이종접합 쌍극자 트랜지스터 및 에미터 상층구조 이종접합 쌍극자 트랜지스터의 베이스-컬렉터를 단락시켜 다이오드를 제조하는 공정 단면도이다.
도 1을 참조하면, 반절연 화합물 반도체 기판(109) 상에 이종접합 쌍극자 트랜지스터의 부컬렉터층(105)으로 작용하는 에피층, 컬렉터층(104)으로 작용하는 화합물반도체 에피층, 베이스층(103)으로 작용하는 화합물반도체 에피층, 에미터층(102)으로 작용하는 화합물반도체 에피층 및 에미터캡층(101)으로 작용하는 화합물반도체 에피층을 성장시킨다. 소정의 감광막(도시하지 않음)을 마스크로 하여 에미터 상층구조 이종접합 쌍극자 트랜지스터의 에미터, 베이스 및 컬렉터를 형성한다.
이어서, 전극을 형성시키기 위한 감광막 패턴(도시하지 않음)을 형성하고 웨이퍼 전면에 금속막을 증착한 다음, 감광막 및 금속막을 제거하여 전극을 형성시키는 리프트 오프(lift-off)공정에 의해 이종접합 쌍극자 트랜지스터의 에미터전극(110), 베이스전극(111) 및 컬렉터전극(112)을 형성한 후, 이종접합 쌍극자 트랜지스터의 베이스전극(111)과 컬렉터전극(112)을 단락(short)시키는 배선(120)을 리프트 오프 공정에 의해 형성한다.
전술한 바와 같이 동일 기판(109) 상에 이종접합 쌍극자 트랜지스터 및 다이오드를 구현하기 위해 종래의 반도체 소자의 제조방법은, 이종접합 쌍극자 트랜지 스터의 베이스전극(111)과 컬렉터전극(112)을 단락시키는 방법으로 다이오드를 제작하였다.
이와 같이 소자와 다이오드를 개별적으로 제작한 후 금속배선으로 연결하여야 하므로 단차에 의한 배선금속의 두께가 얇아지거나 끊어지는 문제점이 있으며, 이종접합 쌍극자 트랜지스터와 다이오드를 연결하는 금속배선에 의해 면적이 크게 증가되며 배선에서의 전압강하와 손실이 발생하는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 동일 기판 상에 이종접합 쌍극자 트랜지스터와 PN 접합 다이오드를 제조하는 공정에서 추가적인 다이오드용 에피층을 성장시킴으로써, 개별적인 다이오드 제작과 추가적인 금속배선을 제거하여 면적의 증가와 배선 상에서 발생할 수 있는 문제를 효과적으로 방지할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 있다.
전술한 목적을 달성하기 위하여 본 발명의 제1 측면은, 기판의 상부에 형성되는 제1 에피층; 상기 제1 에피층 상부의 소정영역이 노출되도록 형성되는 제2 에피층; 상기 제2 에피층 상부의 소정영역이 노출되도록 순차적으로 형성되는 전류차단층 및 부컬렉터층; 상기 부컬렉터층 상부의 소정영역이 노출되도록 순차적으로 형성되는 컬렉터층 및 베이스층; 상기 베이스층 상부의 소정영역이 노출되도록 순차적으로 형성되는 에미터층 및 에미터캡층; 상기 에미터캡층의 상부, 노출된 상기 베이스층, 상기 부컬렉터층, 상기 제2 에피층 및 상기 제1 에피층의 소정영역에 각각 형성되는 에미터전극, 베이스전극, 컬렉터전극, 다이오드용 제1 전극 및 제2 전 극; 및 상기 컬렉터전극과 상기 제1 전극, 상기 에미터전극과 상기 제2 전극을 각각 전기적으로 연결시키는 제1 및 제2 금속배선을 포함하여 이루어진 반도체 소자를 제공하는 것이다.
본 발명의 제2 측면은, (a) 기판 상에 다이오드용 제1 에피층, 제2 에피층, 이종접합 쌍극자 트랜지스터용 전류차단층, 부컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터캡층을 순차적으로 형성하는 단계; (b) 소정의 식각마스크를 이용하여 상기 베이스층, 상기 부컬렉터층, 상기 제2 에피층 및 상기 제1 에피층의 소정영역이 노출되도록 상기 에미터캡층, 상기 에미터층, 상기 베이스층, 상기 컬렉터층, 상기 부컬렉터층, 상기 전류차단층 및 상기 제2 에피층을 선택적으로 식각하는 단계; (c) 상기 에미터캡층의 상부, 노출된 상기 베이스층, 상기 부컬렉터층, 상기 제2 에피층 및 상기 제1 에피층의 소정영역에 각각 에미터전극, 베이스전극, 컬렉터전극, 다이오드용 제1전극 및 제2 전극을 형성하는 단계; 및 (d) 상기 컬렉터전극과 상기 제1 전극, 상기 에미터전극과 상기 제2 전극을 각각 전기적으로 접속되도록 제1 및 제2 금속배선을 연결시키는 단계를 포함하여 이루어진 반도체 소자의 제조방법을 제공하는 것이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반절연 기판(209) 상에 화합물 반도체 에피층 즉, 다이오드용 제1 에피층(예컨대, p-type 도핑된 도핑농도 조절 다이오드층)(208), 다이오드용 제2 에피층(예컨대, n-type 도핑된 도핑농도 조절 다이오드층)(207), 이종접합 쌍극자 트랜지스터용 전류차단층(206), n-type 도핑된 부컬렉터층(205), n-type 도핑된 컬렉터층(204), p-type 고농도로 도핑된 베이스층(203), n-type 도핑된 에미터층(202) 및 n-type 고농도로 도핑된 에미터캡층(201)을 순차적으로 형성한다.
도 2b를 참조하면, 소정의 감광막(미도시)을 제1 식각마스크로 이용하여 상기 에미터캡층(201) 및 상기 에미터층(202)을 선택적으로 식각하여 상기 베이스층(203)을 노출시킨다.
도 2c를 참조하면, 소정의 감광막(미도시)을 제2 식각마스크로 이용하여 상기 노출된 상기 베이스층(203) 및 상기 컬렉터층(204)을 선택적으로 식각하여 상기 부컬렉터층(205)을 노출시킨다.
도 2d를 참조하면, 소정의 감광막(미도시)을 제3 식각마스크로 이용하여 상기 노출된 부컬렉터층(205) 및 상기 전류차단층(206)을 선택적으로 식각하여 상기 다이오드용 제2 에피층(207)을 노출시킨다.
도 2e를 참조하면, 소정의 감광막(미도시)을 제4 식각마스크로 이용하여 상기 노출된 다이오드용 제2 에피층(207)을 선택적으로 식각하여 상기 다이오드용 제 1 에피층(208)을 노출시킨다.
도 2f를 참조하면, 예컨대, 리프트 오프(lift-off) 공정으로 에미터전극(210), 베이스전극(211), 컬렉터전극(212), 다이오드용 n-type 전극(213) 및 다이오드용 p-type전극(214)을 각각 형성시킨다.
도 2g를 참조하면, 이종접합 쌍극자 트랜지스터와 다이오드를 연결하기 위해 이종접합 쌍극자 트랜지스터의 컬렉터전극(212)과 PN 접합 다이오드용 n-type 전극(213)을 연결하기 위한 제1 금속배선(220)을 형성하고, 이종접합 쌍극자 트랜지스터의 에미터전극(210)과 PN 접합 다이오드용 p-type 전극(214)을 연결하기 위한 제2 금속배선(221)을 형성한다.
한편, 상기 다이오드용 제1 및 제2 에피층(208 및 207)의 도핑농도를 조절함으로써 PN 접합 다이오드의 턴온 전압을 필요에 의해 조절할 수 있다.
상기와 같은 방법으로 제작되는 동일기판 상에 제조된 에미터 상층구조 이종접합 쌍극자 트랜지스터와 PN 접합 다이오드는 회로 상에서 차지하는 면적을 작게 할 수 있으며, 소자와 다이오드를 연결하는 금속배선에서 발생할 수 있는 문제점등을 제거할 수 있다. 또한, 회로 상에서 이종접합 쌍극자 트랜지스터와 PN 접합 다이오드는 바이어스 회로나 회로 레벨(level) 천이단 등에서 서로 연결되어 사용된다.
즉, 이종접합 쌍극자 트랜지스터의 컬렉터와 다이오드용 제2 에피층을 연결하거나, 이종접합 쌍극자 트랜지스터의 에미터와 다이오드용 제1 에피층을 연결해서 사용하며, 본 발명에 따른 반도체 소자의 제조방법은 이러한 목적으로 이종접합 쌍극자 트랜지스터와 다이오드를 연결할 때 면적이 감소하며 추가적인 배선이 필요치 않으므로 효과적이다.
또한, 회로 상에서 이종접합 쌍극자 트랜지스터와 다이오드를 연결할 필요가 없을 때는 PN 접합 다이오드층을 노출시키지 않고 전극 형성을 하지 않으면 된다.
전술한 본 발명에 따른 반도체 소자 및 그 제조방법에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.
이상에서 설명한 바와 같은 본 발명의 반도체 소자 및 그 제조방법에 따르면, 동일 기판 상에 이종접합 쌍극자 트랜지스터와 PN 접합 다이오드를 추가적인 재성장, 확산 또는 임플란트 등의 복잡한 방법을 사용하지 않고, 일반적인 감광막을 사용하는 에칭 방법만을 사용하여 간단하게 제작할 수 있는 이점이 있다.
또한, 본 발명에 따르면, 초고속 아날로그 집적 회로 상에 바이어스 회로나 전압 레벨 천이단에 사용되는 이종접합 쌍극자 트랜지스터와 PN 접합 다이오드를 작은 면적과 금속 배선에서의 손실 없이 연결할 수 있는 이점이 있다.
Claims (6)
- 기판의 상부에 형성되는 제1 에피층;상기 제1 에피층 상부의 소정영역이 노출되도록 형성되는 제2 에피층;상기 제2 에피층 상부의 소정영역이 노출되도록 순차적으로 형성되는 전류차단층 및 부컬렉터층;상기 부컬렉터층 상부의 소정영역이 노출되도록 순차적으로 형성되는 컬렉터층 및 베이스층;상기 베이스층 상부의 소정영역이 노출되도록 순차적으로 형성되는 에미터층 및 에미터캡층;상기 에미터캡층의 상부, 노출된 상기 베이스층, 상기 부컬렉터층, 상기 제2 에피층 및 상기 제1 에피층의 소정영역에 각각 형성되는 에미터전극, 베이스전극, 컬렉터전극, 다이오드용 제1 전극 및 제2 전극; 및상기 컬렉터전극과 상기 제1 전극, 상기 에미터전극과 상기 제2 전극을 각각 전기적으로 연결시키는 제1 및 제2 금속배선을 포함하여 이루어진 반도체 소자.
- 제 1 항에 있어서, 상기 제1 에피층 및 상기 제2 에피층은 각각 p형 및 n형으로 도핑된 도핑농도 조절 다이오드층인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 전류차단층, 상기 부컬렉터층, 상기 컬렉터층, 상기 베이스층, 상기 에미터층 및 상기 에미터캡층은 이종접합 쌍극자 트랜지스터용 화합물 반도체 에피층으로 이루어진 것을 특징으로 하는 반도체 소자.
- (a) 기판 상에 다이오드용 제1 에피층, 제2 에피층, 이종접합 쌍극자 트랜지스터용 전류차단층, 부컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터캡층을 순차적으로 형성하는 단계;(b) 소정의 식각마스크를 이용하여 상기 베이스층, 상기 부컬렉터층, 상기 제2 에피층 및 상기 제1 에피층의 소정영역이 노출되도록 상기 에미터캡층, 상기 에미터층, 상기 베이스층, 상기 컬렉터층, 상기 부컬렉터층, 상기 전류차단층 및 상기 제2 에피층을 선택적으로 식각하는 단계;(c) 상기 에미터캡층의 상부, 노출된 상기 베이스층, 상기 부컬렉터층, 상기 제2 에피층 및 상기 제1 에피층의 소정영역에 각각 에미터전극, 베이스전극, 컬렉터전극, 다이오드용 제1전극 및 제2 전극을 형성하는 단계; 및(d) 상기 컬렉터전극과 상기 제1 전극, 상기 에미터전극과 상기 제2 전극을 각각 전기적으로 접속되도록 제1 및 제2 금속배선을 연결시키는 단계를 포함하여 이루어진 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 단계(b)는,(b1) 제1 식각마스크를 이용하여 상기 에미터캡층 및 상기 에미터층을 선택적으로 식각하여 상기 베이스층을 노출시키는 단계;(b2) 제2 식각마스크를 이용하여 노출된 상기 베이스층 및 상기 컬렉터층을 선택적으로 식각하여 상기 부컬렉터층을 노출시키는 단계;(b3) 제3 식각마스크를 이용하여 노출된 상기 부컬렉터층 및 상기 전류차단층을 선택적으로 식각하여 상기 제2 에피층을 노출시키는 단계; 및(b4) 제4 식각마스크를 이용하여 노출된 상기 제2 에피층을 선택적으로 식각하여 상기 제1 에피층을 노출시키는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 단계(c)에서, 상기 에미터전극, 상기 베이스전극, 상기 컬렉터전극, 상기 다이오드용 제1 전극 및 제2 전극은 리프트 오프(lift-off) 공정을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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