KR0163898B1 - 싱크-익스트린식 베이스 접합 다이오드 - Google Patents
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Abstract
이 발명은 싱크(sink)-익스트린식 베이스(extrinsic base) 접합 다이오드에 관한 것이다. P형의 실리콘 기판 위에 위치하는 N+ 매몰층이 형성되어 있고, 그 위에는 에피택셜층이 형성되어 있다. 에피택셜층에는 에피택셜층의 표면으로부터 기판까지 연장되어 있는 P형의 소자 분리 영역과 에피택셜층의 표면으로부터 매몰층까지 연장되어 있는 N+ 싱크 컬렉터 영역, 그리고 싱크 컬렉터 영역과 소자 분리 영역 사이에 위치하고 싱크 컬렉터 영역과 접합하고 있는 P+ 익스트린식 베이스 영역이 형성되어 있다. 이와 같이 N+ 컬렉터 영역과 P+ 익스트린식 베이스 영역을 접합하여 다이오드 표면상이 아니라 표면 내부에서 항복을 발생시킴으로써 온도 및 시간에 따른 제너 항복 전압의 변화를 크게 줄이고 안정성을 향상시킨다.
Description
제1도의 (a)∼(e)는 종래의 이미터-베이스 접합 다이오드의 제조 공정을 나타낸 단면도이고,
제2도는 이 발명의 실시예에 따른 싱크(sink)-익스트린식 베이스(extrinsic base) 다이오드의 구조를 나타낸 단면도이고,
제3도 (a)는 종래의 이미터-베이스 접합 다이오드의 시간에 따른 제너 항복 전압을 도시한 그래프이며,
제3도 (b)는 이 발명의 실시예에 따른 싱크-익스트린식 베이스 접합 다이오드의 시간에 따른 제너 항복 전압을 나타낸 그래프이다.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 실리콘 기판 2 : 1차 산화막
3 : 고농도 N+매몰층 4 : N형 에피택셜층
5 : 2차 산화막 6 : P형 소자 분리 영역
7 : N+컬렉터 영역 8 : 1차 질화막
9 : 필드 산화막 10 :저항용 폴리실리콘
11 : 3차 산화막 12 : P형 베이스 영역
13 : 고농도 P+베이스 영역 14 : 고농도 N+이미터 영역
15 : N+폴리실리콘 16 : 텅스텐-실리콘 화합물
17 : 5차 산화막 20 : 폴리실리콘 저항의 금속 전극
21 : NPN 소자의 이미터 금속 전극 22 : NPN 소자의 베이스 금속 전극
23 : NPN 소자의 컬렉터 금속 전극 24 : 2차 질화막
이 발명은 싱크(sink)-익스트린식 베이스(extrinsic base) 접합 다이오드에 관한 것으로 더욱 상세하게 말하자면, 싱크 영역과 익스트린식 베이스 영역의 접합을 이용한 다이오드에 관한 것이다.
종래의 바이폴라(bipolar) 공정에서는 1018/㎤ 이상의 고농도 N-P 접합인 이미터(emitter)와 베이스(base) 접합에 충분히 큰 역 바이어스(bias)가 가해졌을 때 항복이 일어나면서 전류가 흐르는 특성을 이용하여 제너 다이오드를 형성해 왔다.
종래의 이미터-베이스 접합 다이오드에 대하여 첨부된 도면을 참조로 하여 설명하면 다음과 같다.
제1도의 (a)는 종래의 이미터-베이스 접합 다이오드의 제조 공정중 고농도 N+매몰층을 형성하는 단계를 나타낸 단면도이다.
제1도의 (a)에 도시되어 있듯이, P형의 실리콘 기판(1) 위에 1차 산화막(2)을 7500Å 정도 성장시킨 후 사진 공정으로 산화막(2) 위에 감광막을 형성한다.
감광막을 마스크로 하여 건식 또는 습식 식각으로 산화막을 제거하고, 남은 감광막을 제거한 다음, N형 불순물을 1E15 이상으로 이온 주입한다.
제1도의 (b)는 종래의 이미터-베이스 접합 다이오드의 제조 공정 중 소자 분리 영역을 형성하는 단계를 나타낸 단면도이다.
제1도의 (b)에 도시되어 있듯이, 주입된 불순물을 1,100℃ 이상의 고온에서 확산시킨 후, 기판(1) 위에 존재하는 산화막(2)을 제거한다. 비저항이 0.5∼1Ω㎝인 N형 에피택셜층(4)을 2.5 ∼ 3㎛의 두께로 성장시키고, 계속해서 2차 산화막(5)을 800Å의 두께로 성장시킨다. P형의 소자 분리 영역(6)을 형성하기 위해 통상의 사진공정을 진행하여 감광막을 형성한 후, 이를 마스크로 하여 P형 불순물을 3E15 이상으로 이온 주입한다. 감광막을 제거하고, 컬렉터 직렬 저항을 줄이기 위해 통상의 사진 공정을 진행하여 감광막을 형성한 다음, 감광막을 마스크로 하여 N형의 불순물을 1E15 이상으로 이온 주입한다. 감광막을 제거한 후, 1차 질화막(8)을 CVD 방법으로 침적하고 1,100℃의 온도에서 주입된 불순물을 확산시킨다.
제1도의 (c)는 종래의 이미터-베이스 접합 다이오드의 제조 공정중 NPN 소자의 베이스 영역을 형성하는 단계를 나타낸 단면도이다.
제1도의 (c)에 도시되어 있듯이, 소자 영역과 필드 영역을 분리시키고자 통상의 사진 공정으로 감광막을 형성한 후, 감광막을 마스크로 하여 필드 영역이 될 부분의 질화막을 식각한다. 이어, 감광막을 제거하고 1,000℃에서 산화 공정을 수행하여 필드 산화막(9)을 형성한다.
또한 폴리실리콘을 CVD 방법으로 2,000Å∼4,000Å 정도 침적한 후 P형 불순물을 1E14 이상 이온 주입하고, 통상의 사진 공정으로 감광막을 형성한 후 감광막을 마스크로 하여 폴리실리콘을 건식 식각하여 저항패턴을 형성한다. 남은 감광막을 제거하고, 소자가 형성될 부분 위에 존재하는 필드 산화막(9)과 질화막(8)을 제거한 후 3차 산화막(11)을 600Å 정도 성장시킨다. 통상의 사진 공정으로 감광막을 형성하고 이를 마스크로 하여 P형 불순물을 5E13 정도 이온 주입함으로써 PNP 소자의 P형의 베이스 영역(12)을 형성한다. 이어, 감광막을 제거한 후, 통상의 사진 공정으로 감광막을 형성하고 이를 마스크로 하여 P형의 불순물을 2E15 이상 이온주입하여 베이스의 저항을 줄이기 위한 익스트린식 베이스를 형성한다. 감광막을 제거한 후 900℃에서 어닐링 처리한다.
제1도의 (d)는 종래의 이미터-베이스 접합 다이오드의 제조 공정중 이미터의 직렬 저항을 줄이고자 텅스텐-실리콘을 침적하는 단계를 나타낸 단면도이다.
상기 제1도의 (d)에 도시되어 있듯이, 2차 질화막(30)을 CVD 방법으로 침적하고 통상의 사진 공정으로 감광막을 형성한 후 감광막을 마스크로 하여 이미터가 형성될 부분의 2차 질화막(24)을 건식 식각하고 감광막을 제거한다. 2차 질화막(24)을 마스크로 하여 3차 산화막(11)의 노출된 부분을 습식식각으로 제거한다. 계속하여 N+ 폴리실리콘(15)을 2,000∼3,000Å 정도 침적하고, N형의 불순물을 6E15 이상 이온주입한다. CVD 방법으로 4차 산화막을 침적한 다음, 1000℃ 온도에서 확산시켜 고농도 N형 이미터 영역(14)을 형성한 후 4차 산화막을 제거한다. 이어서 이미터의 직렬 저항을 줄이고자 텅스텐-실리콘(16)을 침적하고 통상의 사진 공정으로 감광막을 형성한 다음, 감광막을 마스크로 하여 텅스텐-실리콘(16)을 건식 식각한다. 다음, 감광막을 제거한 후, 900℃에서 어닐링 처리한 후 CVD방법으로 5차 산화막(17)을 침적한다.
제1도의 (e)는 종래의 이미터-베이스 접합 다이오드의 제조 공정 중 금속 배선을 형성하기 위해 알루미늄을 증착시키는 단계를 나타낸 단면도이다.
제1도의 (f)에 도시되어 있듯이, 접촉 구멍을 형성하기 위해 통상의 사진 공정으로 감광막을 형성한 후 감광막을 마스크로 하여 5차 산화막(17)과 2차 질화막(24) 및 3차 산화막(11)을 건식 식각한 후 금속 배선을 형성하기 위해 알루미늄 금속을 증착하고 통상의 사진 공정과 건식 식각의 방법으로 배선을 형성한다.
그러나 이미터-베이스간 다이오드를 이용한 종래의 제너 다이오드는 항복이 실리콘 표면에서 발생하므로, 일정시간 전류를 가했을 때 핫 캐리어가 실리콘 표면 근처의 산화막 내로 트랩(trap)되어 접합에 가해지는 필드에 영향을 주게 된다.
이로 인하여 일정시간 전류를 가했을 때 제너 항복전압이 점차 상승하는 현상이 발생하므로 이미터-베이스 접합 다이오드는 기준 전압 다이오드로서는 사용이 제한적인 단점이 생긴다.
그러므로 이 발명의 목적은 종래의 단점을 해결하기 위한 것으로, 다이오드 표면상이 아니라 표면 내부에서 항복을 발생시켜 온도 및 시간에 따른 제너 항복 전압의 변화를 크게 줄이고 표면 성질에 영향을 받지 않는 안정성이 향상된 싱크-익스트린식 베이스 다이오드 및 그의 제조 방법을 제공하고자 하는 데 있다.
이러한 목적을 달성하고자 하는 이 발명은, P형의 실리콘 기판, 상기 기판 위에 위치하는 N+ 매몰층, 상기 매몰층 위에 위치하는 에피택셜층, 상기 에피택셜층에 형성되어 있으며 상기 에피택셜층의 표면으로부터 상기 기판까지 연장되어 있는 P형의 소자 분리 영역과; 상기 에피택셜층에 형성되어 있으며 상기 에피택셜층의 표면으로부터 상기 매몰층까지 연장되어 있는 N+ 싱크 컬렉터 영역, 상기 에피택셜층에 형성되어 있으며 상기 싱크 컬렉터 영역과 소자 분리 영역 사이에 위치하고 상기 싱크 컬렉터 영역과 접하고 있는 P+ 익스트린식 베이스 영역을 포함한다.
그러면, 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 설명하면 다음과 같다.
제2도는 이 발명의 실시예에 따른 싱크-익스트린식 베이스 다이오드의 구조를 나타낸 단면도이다.
제2도에 도시한 바와 같이, P형의 불순물로 도핑된 실리콘 기판(1) 위에 고농도의 불순물로 도핑된 N+ 매몰층(3)이 형성되어 있고, 그 위에는 저항이 0.5∼1Ω㎝이고 2.5∼3㎛ 두께로 성장된 N형 에피택셜층(4)이 위치하고 있다. 에피택셜층(4)에는 소자 분리 영역(6)이 형성되어 기판(1)과 연결되어 있고, 에피택셜층(4) 일부 및 소자 분리 영역(6) 위에는 필드 산화막(9)이 형성되어 있으며, 필드 산화막(9)의 사이에는 산화막(11)이 형성되어 있다. 에피택셜층(4)에는 N+ 싱크 컬렉터 영역(7)이 에피택셜층(4)의 표면과 매몰층(3)에 연결되도록 형성되어 있고, 또한 N+ 싱크 컬렉터 영역(7)과 접합되어 있고 상기 에피택셜층(4) 위에 위치한 고농도 P+ 익스트린식 베이스 영역(13)이 형성되어 있다. 필드산화막(9) 및 산화막(11) 위에는 질화막(30)이 형성되어 있으며, 질화막(30) 및 산화막(11)에는 싱크 컬렉터 영역(7)을 드러내는 접촉구가 형성되어 있다. 질화막(8) 위에는 접촉구를 통하여 싱크 컬렉터 영역(7)과 연결되어 있는 N+의 폴리실리콘(15)이 형성되어 있고, 폴리실리콘(15) 위에는 텅스텐-실리콘 화합물(16)이 형성되어 있다. 텅스텐-실리콘 화합물(16) 및 질화막(30)은 산화막(17)으로 덮여 있으며, 산화막(17)은 텅스텐-실리콘 화합물(16)을 드러내는 접촉구를 가지고 있다. 또한 산화막(17)은 질화막(30) 및 산화막(11)과 함께 익스트린식 베이스 영역(13)을 드러내는 접촉구를 가지고 있다. 산화막(17) 위에는 접촉구를 통하여 텅스텐-실리콘 화합물(16)과 연결되어 있는 컬렉터 금속 전극(23)과 접촉구를 통하여 익스트린식 베이스 영역(13)과 연결되어 있는 금속 전극(22)이 형성되어 있다.
제3도의 (a)는 종래의 이미터-베이스 다이오드의 시간에 따른 제너 항복 전압(Vz)을 나타낸 그래프이고, 제3도 (b)는 이 발명의 실시예에 따른 싱크-익스트린식 베이스 다이오드의 시간에 따른 제너 항복 전압(Vz)을 나타낸 그래프로서, 상온에서 10㎂ 정도의 역전류를 1,200초까지 가했을 때 제너 항복 전압의 변화 양상을 웨이퍼 내 위치별로 나타낸 것이다.
제3도의 (a)에서 알 수 있는 바와 같이, 종래의 이미터-베이스 접합 다이오드의 경우에는 소자의 표면에서 항복이 발생함으로, 핫 캐리어(hot carrier)들이 접합 부근의 산화막 트랩(oxide trap)에 쌓이면서 접합의 공핍(depletion)에 영향을 주어 시간에 따라 항복 전압이 변화하는 워크 아웃(Walk-out) 현상이 발생한다.
이로 인해 이미터-베이스 접합 다이오드에서는 웨이퍼 내의 상, 중, 하, 좌, 우 등 각 위치별로 산포가 있음을 보여주고 있고, 시간에 따른 제너 항복 전압은 1,200초 경과지 0.3까지 변화하여 기준 전압 다이오드 용도로 사용하기에 부적합함을 보여주고 있다.
제3도의 (b)에서 알 수 있는 바와 같이, 이 발명의 실시예에 따른 싱크-익스트린식 베이스 접합 다이오드에서는 표면이 아닌 표면 내부에서 항복이 발생하기 때문에 워크-아웃 현상이 발생하지 않을 뿐만 아니라 웨이퍼내의 각 위치별 산포도 존재하지 않는다.
그러면, 이 발명의 실시예에 따른 싱크-익스트린식 베이스 접합 다이오드의 제조 방법에 대하여 상세히 설명한다.
P형의 실리콘 기판(1)에 산화막을 7,500Å정도로 성장시켜 초기 산화하고, 사진 식각하여, N+ 매몰층(3)이 형성될 부분을 드러낸다. 산화막을 마스크로 하여 이온을 1E15 이상으로 주입하고, 1,100℃의 고온에서 확산시킨 다음, 비저항이 0.5∼1Ω㎝인 에피택셜층(4)을 2.5∼3㎛ 두께로 성장시킨다. P형의 소자 분리 영역(6)을 형성하기 위해 감광막을 형성하고 이를 마스크로 하여 P형의 불순물을 1E15 이상으로 주입한 다음, 감광막을 제거한다.
그러고 나서, 사진 공정으로 에피택셜층(4) 위에 감광막을 형성하고 이를 마스크로 하여 고농도의 N+ 싱크 컬렉터 영역(7)이 될 부분에 이온을 주입한다. 감광막을 제거하고 질화막을 CVD 방법으로 1,200Å의 두께로 침적시키고, 1,100℃에서 확산을 수행하여 소자 분리 영역(6) 및 싱크 컬렉터 영역(7)을 형성한다.
다음, 필드 산화막(9)이 자라지 않을 액티브 영역에 감광막을 형성하고 감광막을 마스크로 하여 질화막을 식각한 다음, 감광막을 제거하고 필드 산화막(9)을 성장시킨 후 질화막을 제거한다.
산화막을 성장시키고 익스트린식 베이스 영역이 형성될 부분을 드러내는 감광막을 형성한 후 이를 마스크로 하여 이온을 주입하고 감광막을 제거한다.
주입된 이온을 확산하여 익스트린식 베이스 영역(13)을 형성한 후, 질화막(30)을 침적시키고 싱크 컬렉터 영역(7)을 상부를 드러내는 감광막을 형성하고 질화막(30)과 산화막(11)을 식각한 다음, 남은 감광막을 제거한다.
N+ 폴리실리콘(15)을 2,000∼3,000Å의 두께로 증착한 다음, 6E15 이상 이온 주입하고, 저온 산화막을 증착한다. 불순물을 확산한 다음, 저온 산화막을 제거하고 폴리실리콘(15) 위에 감광막을 형성하고 이를 마스크로 폴리실리콘(15)을 식각하한 후 감광막을 제거한다. 폴리실리콘(15) 위에 텅스텐-실리콘 화합물(16)을 형성한 다음, 저온 산화막(17)을 증착한다.
그리고 나서, 산화막(17), 질화막(30) 및 산화막(11)에 접촉구를 뚫는 사진 식각 공정을 수행하고, 금속을 증착하고 이를 사진식각하여 전극(22, 23)을 형성한다.
본 발명의 효과는, 표면에서 항복이 발생하는 것이 아니라 표면아래에서 항복이 발생하기 때문에 표면 성질에 영향을 받지 않고, 웨이퍼내 산포도 존재하지 않으며, 온도에 따른 제너 항복 전압의 변화도 적기 때문에 안정성이 크게 증대되어 전압 레귤레이터(voltage regulator) 소자 등에 사용하기 적합하다.
Claims (2)
- P형의 실리콘 기판, 상기 기판 위에 위치하는 N+ 매몰층, 상기 매몰층 위에 위치하는 N형 에피택셜층, 상기 에피택셜층에 형성되어 있으며 상기 에피택셜층의 표면으로부터 상기 기판까지 연장되어 있는 P형의 소자 분리 영역, 상기 에피택셜층에 형성되어 있으며 상기 에피택셜층의 표면으로부터 상기 매몰층까지 연장되어 있는 N+ 싱크 컬렉터 영역, 상기 에피택셜층에 형성되어 있으며 상기 싱크 컬렉터 영역과 소자 분리 영역 사이에 위치하고 상기 싱크 컬렉터 영역과 접합하고 있는 P+ 익스트린식 베이스 영역을 포함하는 싱크-익스트린식 베이스 접합 다이오드.
- 제1항에 있어서, 상기 에피택셜층은 저항이 0.5∼1Ω㎝이고, 두께가 2.5∼3㎛인 싱크-익스트린식 베이스 접합 다이오드.
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