KR930000295B1 - 횡방향 자기정합을 갖는 바이폴라 트랜지스터의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 NPN트랜지스터 및 L-PNP트랜지스터의 구조단면도.
제2도의(a) 내지 (f)는 이 발명 방법을 설명하기 위한 제조공정 순서를 나타낸 바이폴라 트랜지스터의 구조단면도이다.
이 발명은 자기정합 방식에 의하여 횡방향 확산층을 형성하여 NPN형 및 횡방향 (Lateral) PNP형 트랜지스터를 동시에 집적시킨 횡방향 자기정합을 갖는 바이폴라 트랜지스터의 제조방법에 관한 것이다.
집적회로에서는 그 제조의 용이성 때문에 NPN트랜지스터가 주로 사용되지만 회로구성에 따라서는 NPN트랜지스터를 필요로 하는 경우도 흔히 있다. 되도록 PNP트랜지스터를 피하는 회로구성을 취하지만 부득이한 경우에는 보통의 PNP트랜지스터와는 약간의 다른 제조방법을 사용하는 일이 있다.
종래의 제조방법에 의한 횡방향 바이폴라 트랜지스터의 구조는 제1도에 나타낸 바와 같이 전류이득을 증가시키기 위하여 에미터와 콜렉터의 확산영역을 고농도로 도우핑(doping)할 경우에 내압의 감소가 뒤따른다. 그리하여 전류이득을 증가시키면서 내압도 함께 증가시킬 수 있는 것이 요구되고 있다.
이러한 종래기술에 따른 NPN형 트랜지스터에서는 n형 에미터영역(17)과 p형 익스트린직(extrinsic) 베이스영역(12a) 사이에서 측방침투(Lateral Encroachmem t)현상이 발생한다. 즉, 에미터영역(17) 및 베이스영역(12a)이 활성화를 위한 열처리 공정을 실시하는 동안 베이스영역(12a)에 주입된 이온이 에미터영역(17) 쪽으로 확산된다. 또한 에미터영역(17)과 베이스영역(12a)은 고농도 불순영역으로 이루어져, 이들 영역은 고농도영역이 서로 접촉하고 있다. 이 때문에 소자 스위칭속도의 저하, 에미터-베이스 간의 내압감소 및 에미터-베이스 간의 주변부를 통하는 누설전류가 증가하게 되는 등의 제반 문제점이 있었다.
이 발명의 목적은 횡방향 트랜지스터에서 에미터와 콜렉터의 확산영역에 자기정합방법에 의하여 저농도층의 p형 포켓(pocket) 에미터, 콜렉터영역을 형성하여 에미터 -콜렉터 간의 내압특성 개선 및 전류이익을 증대시킬 수 있는 바이폴라 트랜지스터의 제조방법을 제공하는데 있다.
이 발명의 다른 목적은 횡방향 트랜지스터와 NPN트랜지스터를 동시에 집적할 수 있는 바이폴라 트랜지스터의 제조방법을 제공하는데 있다.
이 발명의 또 다른 목적은 NPN트랜지스터에서 에미터 주변부를 통하는 누설전류와 에미터영역 및 익스트린직 베이스영역 접합 사이의 터널링(tunnelling)에 의한 누설전류를 감소시킬 수 있고, 익스트린직 베이스영역 측방농도를 감소시킬 수 있어 베이스-에미터 간의 접합 캐패시터의 감소효과를 얻을 수 있는 바이폴라 트랜지스터의 제조방법을 제공하는데 있다.
이와 같은 목적을 달성하기 위한 이 발명은, p형 반도체 기판위에 메몰층, n형 에피텍셜층, p형 소자 격리영역, n형 콜렉터층을 차례로 형성하는 제1공정과, 상기 제1공정의 결과적 구조상에 필드산화를 실시하여 소자영역을 정의하기 위한 필드산화막을 형성하는 제2공정과, 패드산화막을 형성하고 NPN영역의 인터린직 베이스영역을 형성하기 위하여 통상의 사진식각공정을 진행한 후 p형 불순물을 주입하고, 질화막과 산화막의 적층구조로 LPNP영역의 에미터, 콜렉터영역 및 NPN영역의 베이스영역을 개구한 다음, p형 불순물을 주입하여 에미터, 콜렉터영역 및 익스트린직 베이스영역을 형성하는 제3공정과, 상기 산화막(9)을 마스크로 하여 하부의 질화막(8)을 습식식각하는 제4공정과, 상기 산화막을 제거하고 질화막을 마스크로 하여 p형 불순물을 주입하여 링크 베이스영역을 형성하는 제5공정과, 상기 질화막을 마스크로 하는 2차 필드산화를 실시하여 산화막을 형성하고, 질화막과 그의 하부의 패드산화막을 제거한 후 폴리실리콘을 침적하고, n형 불순물을 주입한 후 확산공정과 내화성 금속을 침적하는 제6공정과, 상기 폴리실리콘과 내화성 금속을 식각하여 에미터 영역을 정의한 후 산화막을 침적하고, 각 영역의 금속 배선을 위한 통로를 형성한 후 금속을 침적하고 사진식각공정을 통하여 에미터영역과 베이스영역에 금속배선을 형성하는 제7공정을 포함하는 횡방향 자기정합을 갖는 바이폴라 트랜지스터의 제조방법을 제공한다.
이하, 이 발명의 실시예에 따른 바이폴라 트랜지스터의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
제2도 (a) 내지 (e)는 이 발명의 제조공정수준에 따른 바이폴라 트랜지스터의 단면도를 나타낸 것이다.
출발물질은 비저항이 5∼20Ω.Cm이고 결정방향이(100)인 p형 단결정실리콘 기판이다. 설명의 편의상 상기 기판(1)상에 형성될 NPN 트랜지스터는 도면부호(NPN영역)로 나타내고, 횡방향 PNP트랜지스터는 도면부호(LPNP영역)으로 나타낸다.
먼저, 제2도(a)에 나타낸 바와 같이 상기 기판(1)상의 LPNP영역 및 NPN영역에 고농도 n형 메몰층(2)과 비저항이 0.1∼Ω,.Cm인 n형 에피텍셜층(3)을 형성한다.
상기 에피텍셜층(3)상에 두께가 500∼1500Å 정도의 도시되지 않은 제1패드산화막을 형성한다.
이후, 소자격리를 위하여 상기 기판(1)의 상부에 포토레지스트를 도포하고 통상의 포토공정을 실시하여 소자가 격리될 부분의 포토레지스트를 제거한 후, 이를 마스크로 하여 p형 불순물을 주입하여 소자격리영역(5)을 형성한다. 상기 소자격리영역(5)을 형성한 후 포토레지스트를 제거한다.
다음은 NPN트랜지스터의 콜렉터 직렬저항(LPNP트랜지스터에서는 베이스 직렬저항)을 줄이기 위해 상기 소자격리영역(5)형성과 마찬가지 방법으로 n형 불순물을 이온 주입하여 고농도 n형 콜렉터층(4)을 형성한다. 상기 고농도 n형 콜렉터층(4)은 L PNP트랜지스터에서는 베이스층에 해당된다.
계속해서, 화학기상증착법(CVD)으로 두께가 800∼1500Å 정도의 도시되지 않은 질화막을 형성하고 앤티브영역을 정의함과 동시에 필드산화를 실시하여 필드산화막(6)을 형성한다. 상기 필드산화막(6)은 그의 하부에 형성된 상기 소자격리영역(5), 즉 p형 불순물층과 함께 LPNP영역과 NPN영역을 완전 분리하고 있다.
이후, 상기 도시되지 않은 질소막 및 제1패드산화막을 모두 제거하고 제2패드산화막(7)을 형성한다.
그리고 LPNP영역 포토레지스터 등으로 차폐하고, p형 불순물 NPN영역에만 주입하여 저농도 인터린직(Intrinsic) 베이스영역(12a)을 형성한다.
상기 저농도 인터린직(Intrinsic) 베이스영역(12)을 형성한 다음, 제2패드산화막(7)상에 CVD에 의한 질화막(8) 및 산화막(9)을 연속적으로 적층한다. 그리고 사진식각공정으로 LPNP영역의 에미터와 콜렉터영역, 고농도 n형 콜렉터층(4) 상부 및 NP N영역의 에미터영역을 정의하는 개구부를 형성하기 위하여 상기 질화막(8) 및 산화막( 9)의 연속층을 식각하여 마스크 패턴(a),(b),(c)을 형성한다.
상기 질화막(8) 및 산화막(9)의 적층구조인 마스크 패턴(a),(b),(c)을 마스크로 하여 p형 불순물을 주입하여 LPNP영역의 에미터영역, 콜렉터영역(10a) 및 익스트린직 베이스영역(12b)을 형성한다.
다음은 제2도(b)에 나타낸 바와 같이 상기 에미터영역, 콜렉터영역(10a) 및 익스트린직 베이스영역(12b) 형성공정후, 산화막(9)을 마스크로 하여 하부의 질화막(8 )을 습식식각한다. 이때, 산화막(9) 하부에 질화막(8)이 식각되어 언더커드가 발생되고, 이 언더커트에 의하여 원래의 질화막(8)의 폭보다 그 폭이 좁아진 질화막(8a) 패턴이 형성된다. 식각공정후 제2도(c)와 같이 마스크로 이용된 산화막(9)을 제거하여 질화막 패턴(8a)만 남긴다.
상기 질화막 패턴(8a)을 마스크로 하여 p형 불순물을 주입하여 링크 베이스영역 (12c)을 형성한다.
이와 같이 자기정합 방식에 의하여 형성되는 언더커트 부분의 하부에는 인터린직 베이스영역(12a)과 익스트린직 베이스영역(12b)을 연결하는 링크 베이스영역( 12c)이 형성된다. 여기서 상기 링크 베이스영역(12c)은 불순물농도가 인터린직 베이스영역(12a)보다는 높고 익스트린직 베이스영역(12b)보다는 낮다. 또한, LPNP영역에는 상기 질화막(8)이 식각된 부분아래에 에미터, 콜렉터영역(10a)보다 낮은 농도구배를 갖는 저농도 에미터, 콜렉터영역(10b)이 형성된다.
제2도(d)에 나타낸 바와 같이 상기 질화막 패턴(8a)을 마스크로 하는 2차 필드산화를 실시하여 산화막(14)를 형성하고 기판의 상부 앞면에 포토레지스터(PR)를 도포하고 통상의 포토공정을 진행 실시하여 NPN영역의 에미터영역과 LPNP영역의 콜렉터영역의 포토레지스터(PR)를 제거한 다음, 드러난 질화막(8a)과 그 하부의 제2패드산화막(7)을 제거한다.
이어서, 제2도(e)와 같이 폴리실리콘(15)을 침적하고, n형 불순물을 주입한 후 확산시키고, 내화성 금속층(17)을 형성한다. 상기 폴리실리콘(15) 및 내화성 금속(17 )을 통상의 사진식각공정으로 식각하여 에미터 폴리실리콘영역(17a)을 정의한다.
상기 공정의 결과적 구조 전면에 화학기상증착법으로 제3산화막(16)을 형성한다. 그후 각 영역의 금속배선을 위한 통로를 형성하고 금속의 침적과 열처리를 실시한다.
이후에 사진 및 식각공정을 통하여 에미터영역과 베이스영역에 금속배선(20-2 3)을 형성하여 제2도(f)와 같은 이 발명의 횡방향 자기정합을 갖는 바이폴라 트랜지스터를 완성한다.
이상에서 설명한 바와 같이 이 발명에 따른 방법에 의하면 다음에 열거하는 바와 같은 효과를 얻을 수 있다.
(1) 횡방향(L-PNP)의 에미터와 콜렉터의 확산측면을 자기정합 방식으로 형성하여 증가된 내압과 전류이득을 동시에 얻을 수 있으며, 또한 NPN트랜지스터에서 익스트린직 베이스영역과 인터린직 베이스 영역이 자기정합기술에 의하여 링크 베이스영역에 연결될 수 있는 것이어서 에미터영역의 주변부를 통한 누설전류를 감소시킬 수가 있다.
(2) 질화막의 언더커트의 크기를 조절함으로써 링크 베이스영역의 내압조절이 가능하기 때문에 접합 캐패시턴스에 의한 영향을 최소화할 수가 있고, 특히 측방 침투현상을 억제할 수가 있는 것이어서 소자의 크기를 축소화할 수가 있다.
(3) L-PNP소자와 NPN소자를 동시에 집적이 가능하기 때문에 에미터의 토포로지(Topology)가 다른 공정에 비하여 제조공정이 단순하여 재현성이 우수하다.
Claims (2)
- p형 반도체기판(1) 위에 메몰층(2), n형 에피텍셜층(3), p형 소자 격리영역(5) , n형 콜렉터층(4)을 차례로 형성하는 제1공정과, 상기 제1공정의 결과적 구조상에 필드산화를 실시하여 소자영역을 정의하기 위한 필드산화막(6)을 형성하는 제2공정과, 패드산화막(7)을 형성하고 NPN영역의 인터린직 베이스영역(12a)을 형성하기 위하여 통상의 사진식각공정을 진행한 후 p형 불순물을 주입하고, 질화막(8)과 산화막(9)의 적층구조로 LPNP영역의 에미터, 콜렉터영역 및 NPN영역의 베이스영역을 개구한 다음, p형 불순물을 주입하여 에미터, 콜렉터영역(10a) 및 익스트린직 베이스영역(12b)을 형성하는 제3공정과, 상기 산화막(9)을 마스크로 하여 하부의 질화막(8)을 습식식각하는 제4공정과, 상기 산화막(9)을 제거하고 질화막(8a)을 마스크로 하여 p형 불순물을 주입하여 링크 베이스영역(12c)을 형성하는 제5공정과, 상기 질화막(8)을 마스크로 하는 2차 필드산화를 실시하여 산화막(14)을 형성하고, 질화막(8)과 그의 하부의 패드산화(7)을 제거한 후 폴리실리콘(15)을 침적하고, n형 불순물을 주입한 후 확산공정과 내화성 금속(17)을 침적하는 제6공정과, 상기 폴리실리콘(15)과 내화성 금속(17)을 식각하여 에미터영역을 정의한 후 산화막(16)을 침적하고, 각 영역의 금속 배선을 위한 통로를 형성한 후 금속을 침적하고 사진식각공정을 통하여 에미터영역과 베이스영역에 금속배선(20-23)을 형성하는 제7공정을 포함하는 횡방향 자기정합을 갖는 바이폴라 트랜지스터의 제조방법.
- 제1항에 있어서, 횡방향 트랜지스터와 NPN트랜지스터를 동시에 집적시키는 것을 특징으로 하는 횡방향 자기정합을 갖는 바이폴라 트랜지스터의 제조방법.
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