JPH02112272A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野〕 この発明は、それぞれ別個の機能をもつ回路構成素子を
単一のモノリシック半導体基板上に形成した半導体装置
に関する。

〔従来の技術〕

従来、個別部品で構成した、センサー、アナログ回路、
デジタル回路、アクチュエータ駆動回路等の電子回路を
、同一のモノリシックな基板上に構成した半導体装置に
関しては、例えば特開昭５２−２２９２号、特開昭５４
−４６４８７号、特開昭５７−１８８８６２号等におい
ては、デジタル回路用とし、ＣＭＯＳトランジスタとバ
イボラＮＰＮ　ｌ−ランジスタを一体に形成したバイポ
ーラ・ＣＭＯＳ半導体装置が提案されており、また例え
ば特開昭５２−１０６２７８号、特開昭６０７２２５５
号、特開昭６２−２１９５５５号等においては、アナロ
グ回路用として、マスク枚数を増やさずに同時に形成可
能にした縦型ＰＮＰトランジスタを含ませて構成したバ
イポーラ・ＣＭＯＳ半導体装置が開示されており、更に
は特開昭６２−２４７５５８号等には、できるだけ多く
の素子をバイポーラ・ＣＭＯ３素子で実現しようとする
手段が提案されている。しかし従来提案されたこれらの
半導体装置は、同一基板上に成長されたエピタキシャル
層を用いてｐ型及びｎ型の２種の埋込層及びエピタキシ
ャル表面からの拡散層のみを用いて構成されているため
、全ての素子の耐圧、電流増幅率、高周波特性を同時に
満足させることは殆ど不可能である。

一方、半導体レーザやＨＥＭＴ、ＭＯＤＦＥＴなどの化
合物半導体の分野では、ヘテロ構造を得るための多重の
エピタキシャル技術は周知の技術となっており、また特
に作成の困難な縦型ＰＮＰトランジスタにおいても、そ
のコレクタ抵抗を下げるための手段として、エピタキシ
ャル成長を２回行う方法が、例えば特開昭４９−３６２
９１号特開昭４９−５２９８７号、特開昭５７−１５７
５６７号等において開示されており、また多重エピタキ
シャル技術を耐圧の異なる素子の集積化に使う考え方が
、例えば特開昭５３−５４９８３号。

特開昭５４−４７４９３号、特開昭５７−１９７６４０
号等において提案されている。しかしながら、これらの
多重エピタキシャル技術を用いた半導体装置は、いずれ
も限定された範囲の個別、又は２つのデバイスを集積化
するものにすぎないものである。

〔発明が解決しようとする課題〕

それぞれ別個の機能をもつ回路構成素子を単一のモノリ
シック半導体基板上に形成する技術は、以上述べたよう
に多数提案されている。しかしながら実際に従来提案さ
れている技術を用いて、センサー、インターフェースア
ナログ回路、データ処理回路、マイクロプロセッサ回路
、アクチュエタ駆動回路等を単一の基板上に形成しよう
とすると、いずれの回路構成素子をも所定の特性をもた
せて形成することは殆ど不可能である。

すなわち、センサーでは厚くて高抵抗のエピタキシャル
層を有するＰｉＮホトダイオードや、薄くて低抵抗のシ
ャローエピタキシャル層を有するＰＮホトダイオードが
一般的に使用され、またアナログ回路では高耐圧の縦型
ＮＰＮ　トランジスタや縦型ＰＮＰトランジスタ、更に
は高速の縦型ＮＰＮトランジスタやＣＭＯＳトランジス
タや、Ｊ　ＥＴが使用されており、またデータ処理部や
マイクロプロセッサのコア部には高速のＣＭＯＳトラン
ジスタが、またアクチュエータ駆動部には高耐圧の縦型
ＮＰＮ　トランジスタやＭＯＳトランジスタが一般的に
用いられている。したがって、これらの各構成素子を単
体のモノリシック基板上に構成する場合、特に回路構成
素子の耐圧や、キャリアの蓄積放電時間などの点から、
２〜１０μｍ程度の異なったタイプで異なった濃度でし
かも異なった厚さのエピタキシャル層が要求され、従来
の技術によって作成は困難であった。

本発明は、それぞれ個々の機能をもつ回路構成素子を単
一のモノリシック基板」−に形成する場合における上記
問題点を解決するためになされたもので、個々の機能を
もつ回路構成素子を、所定の特性をもたせて単一のモノ
リシック基板上に形成した半導体装置を提供することを
目的とする。

〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、低いドーピングレベルの半導体
基板に各回路構成素子に対応して最適化された導電タイ
プ、ドーピングレベル、厚さを有する少なくとも２回以
上に分Ｇノで成長されたエピタキシャル層を設け、この
エピタキシャル層を設けた半導体基板に少なくとも、電
気的に分離された埋込ｐ型コレクタ層をもつ縦型ＰＮＰ
　ｌ−ランジスタと、浅いエピタキシャル層を有し比較
的低耐圧で高利得帯域幅をもつ縦型ＮＰＮトランジスタ
と、厚いエピタキシャル層を有する高耐圧縦型ＮＰＮト
ランジスタと、厚いエピタキシャル層を有する高感度Ｐ
ｉＮホトダイオードと、浅いエピタキシャル層を有する
高速ＰＮホトダイオードと、横型ＣＭＯ３ｌ−ランジス
タとを一体的に形成して半導体装置を構成するものであ
る。

このように構成することにより、２種類以上のエピタキ
シャル層が得られ、４種頻以上の埋込層が使用可能とな
り、少なくとも、埋込ｐ型コレクタ層を持つ縦型ＰＮＰ
トランジスタ１高利得帯域幅をもつ縦型ＮＰＮトランジ
スタ、高耐圧縦型ＮＰＮトランジスタ、高感度ＰｉＮホ
トダイオード高ＩＰＮホトダイオード、ＣＭＯ３トラン
ジスタ等多数の機能、特性の異なる回路構成素子をモノ
リシック基板土間こ一体的に構成することができる。

これにより、従来例々のデバイスで作成した、センサー
、アナログ回路、データ処理回路、ＣＰＵコア、アクチ
ュエータ駆動回路等を単一の半導体基板上に集積化して
形成することが可能となる。

〔実施例〕

以下実施例について説明する。第２図（８）〜（０）は
、本発明に係る半導体装置の一実施例の製造過程を示す
一部省略工程図であり、第１図へ〜［１１は、第２図へ
〜［０１に示す製造工程により得られた半導体装置の各
構成素子毎に拡大して示す断面図である。

まず第２図へ〜（Ｄｉに基づいて本発明に係る半導体装
置の製造工程について説明する。第２図式において、１
はＳｉ基板で、ＣＺ法により得られたボロンをドープし
たｐ型ウェハーを用いる。基板方位は限定しない。基板
１に約１μｍの酸化膜を形成したのち、通常のフォトリ
ソグラフィー技術を用いてフォトレジストによりパター
ンを形成する。

次いでイオンプランテーションによりアンチモン及びボ
ロンをｎ型埋込領域及びｎ型埋込領域に選択的にドーピ
ングしたのち、最適化された熱処理を行い第１０型埋込
層２と第１ｐ型埋込層３を形成する。

次いで第２図ＦＢ）に示すように、第１回目のエピタキ
シャル成長を行って第１エピタキシャル層４を形成する
。この第１エピタギシヤル層のタイプ厚さ、濃度は、基
板上に形成する全ての回路構成素子に対して最適化され
るように設定する。その後、同様なフォトリソグラフィ
ー技術及びイオン打ち込み工程によって、アンチモン又
はリンを用いて第２ｎ型埋込層５及びボロンを用いて第
２ｐ型理込層６を選択的に形成する。これらの第２埋込
層５，６は、回路構成素子に対応させて形成される。例
えば、高耐圧縦型ＮＰＮトランジスタにはこの第２埋込
層は不要であるが、高速縦型ＮＰＮトランジスタには必
要である。なお、これらの第２埋込層５，６は、第１エ
ピタキシャル層４の形成前に作成した第１埋込層２．３
と同型タイプの拡散層の場合は、それぞれ接触するよう
なドーピングの条件を設定しなければならない。

次に適当な熱処理を行ったのち、第２回目のエピタキシ
ャル成長を行って第２エピタキシャル層７を形成する。

この第２エピタキシャル層７の厚さも、形成する回路構
成素子の特性に対応して注意深く所定値に制御される。

次いで第２図（Ｃ１に示すように、同様にフォトリソグ
ラフィー及びイオンプランテーション工程を用いて、比
較的低濃度のｎ型拡散層８及びｎ型拡散層９を形成する
。これらの拡散層８．９は、素子間の分離領域や、コレ
クタ、カソード電極の引き上げ部や、ＭＯＳトランジス
タのウェル層を形成する。

次に第２図ＦＤ＋に示すように、通常の５ｔｔＮｎ膜を
用いた選択酸化技術により厚い酸化膜１０を形成して各
回路構成素子を素子分離し、次いで高濃度のｎ型表面拡
散層１１及びｐ型表面拡散層１２を、各構成素子の必要
部位に形成し、その後、パソシヘーション、コンタクト
部のエツチング、＾ｌ又はＳｉを微量含むＡ１を用いて
配線を行い、製造工程が完了する。なお、第２図へ〜（
Ｄｌに示した製造工程図に置いては、ＰｉＮホトダイオ
ード、高耐圧縦型ＮＰＮトランジスタ、高速縦型ＮＰＮ
　ｌ−ランジスタ。

縦型ＰＮＰトランジスタ、Ｎ−ＭＯＳトランジスタの各
形成領域のみを示し、ＰＮホトダイオード。

Ｐ−ＭＯＳトランジスタ、縦型静電誘導トランジスタ、
ＳＢＤダイオード等の各形成領域は省略しているが、こ
れらの省略した各回路構成素子も全く同様な工程を得て
作成されるものである。

第１図（８）、　（Ｅｌｌは、以上の工程により作成さ
れたＰｉＮホトダイオードとＰＮホトダイオードを示し
ている。カソード電極として、第１０型埋込層２を用い
るか、第２ｎ型埋込層５を用いるかによって低濃度カソ
ード領域の長さの異なる２つのダイオード、すなわち深
い低不純物濃度をもち小さな寄生容量で高感度なＰｉＮ
ホトダイオードと、浅くて時定数の小さい高速のＰＮホ
トダイオードとを、モノリシックに形成することができ
る。

第１図（Ｃ）は、コレクタ電極拡散層として第１１型埋
込層２を用いた高耐圧縦型ＮＰＮ１ランジスタを示し、
第１図（Ｄ）は、コレクタ電極拡散層として第２０型埋
込層５を用いた高速縦型ＮＰＮ　トランジスタを示して
いる。縦型ＮＰＮ　トランジスタにおいては、コレクタ
・エミッタ間耐圧はエピタキシャル層の厚さによって決
定され、高耐圧にするためには十分な厚さのエピタキシ
ャル層を必要とする。しかしエピタキシャル層の厚さを
増やすと、コレクタ抵抗の増大、カーク効果等により利
得帯域幅が小さくなる。この実施例においては、２つの
エピタキシャル層を備えているので、上記のように低利
得帯域幅であるが高耐圧の縦型ＮＰＮトランジスタと、
低耐圧であるが高利得帯域幅をもつ縦型ＮＰＮトランジ
スタとを同時に一体的に形成することができる。

第１図［Ｆ］は、同しく上記製造工程により得られた縦
型ＰＮＰ　トランジスタを示す図である。縦型ＰＮＰ　
トランジスタは現状の製造方式では作成困難であるが、
本発明においては、２層のエピタキシャル層を利用して
異なる面に形成した第１０型埋込層２と第２ｐ型埋込層
６とを組み合わせて、コレクタ抵抗が小さく、且つｎ″
領域で周囲を分離した縦型ＰＮＰ　トランジスタを容易
に形成することができる。

第１図（日、（ｑ）は、同じく上記製造工程により作成
されたＮ−ＭＯＳ　トランジスタ及びＰ−ＭＯＳトラン
ジスタの断面構造を示す図である。なお図において、１
３は薄いゲート酸化膜で、１４はゲート電極である。ま
た第１図Ｇ（１，（１１は、同じく上記製造工程を利用
して作成した特殊な構成素子である、厚い高抵抗エピタ
キシャル層を有する縦型静電誘導トランジスタと、浅い
エピタキシャル層を有する高速ＳＢＤダイオードを示す
断面図である。第１図■において、第１ｎ型埋込層２は
ドレイン領域、ｎ型拡散層１１はソース領域、ｎ型拡散
層１２はゲート領域を構成するようになっている。

本発明は、各回路構成素子の耐圧や性能を決定する深い
拡散層、埋込拡散層、及びエピタキシャル領域に関する
提案であり、したがって、各回路構成素子の表面近くの
構造については詳述していないが、各バイポーラトラン
ジスタにおいては、エミッタ領域は、通常のイオンプラ
ンテーションにより得られる拡散層によって形成する代
わりに、ポリシリコンからの拡散によるポリシリコンエ
ミッタでもよいし、またバンドギャップの異なるヘテロ
接合を利用したもので構成してもよい。またＭＯＳトラ
ンジスタにおいては、その構造はＬＤＤ構造でもＤＤＤ
構造でもよく、またゲートに関してもＡ１ゲートでもあ
るいはＳｉゲートで構成してもよい。

また上記実施例では、縦型ＰＮＰ　ｌ−ランジスタ高利
得帯域幅の縦型ＮＰＮトランジスタ、高耐圧縦型ＮＰＮ
　トランジスタ、高感度ＰｉＮホトダイオード、高速Ｐ
Ｎホトダイオード、Ｎ−ＭＯ３＋・ランジスタ、Ｐ−Ｍ
ＯＳトランジスタ、高速ＳＢＤダイオード、静電誘導ト
ランジスタを半導体基板にモノリシックに形成したもの
を示したが、本発明においては、半導体基板に同時にモ
ノリソ・ツクに形成される回路構成素子は上記のものに
限らず、例えば、横型ＰＮＰ　トランジスタ、ジャンク
ションタイプのＮ型ＪＦＥＴ及びＰ型、ｌＦＥＴ更には
抵抗や容量などの受動素子等も、単一の半導体基板に同
様にしてモノリシックに形成することができる。

また、上記実施例ではエピタキシャル領域を２層で構成
したものを示したが、本発明は２層で構成するものに限
らず、必要に応じ、更にエピタキシャル層の形成と選択
拡散埋込層の形成する工程を繰り返して行って３層以上
のエピタキシャル層を設け、多種類の回路構成素子を高
性能に一体的に形成することができる。

〔発明の効果〕

以上実施例に基づいて説明したように、本発明によれば
、２種類以上のエピタキシャル層により、深さの異なる
２以上のｎ型埋込層と２以上のｎ型埋込層の形成が可能
となり、これにより少な（とも、埋込ｐ型コレクタ層を
持つ縦型ＰＮＰ　）ランジメタ。高利得帯域幅をもつ縦
型Ｎ　Ｐ　Ｎ　トランジスタ、高耐圧縦型ＮＩ’Ｎ＋・
ランラスタ。高感度Ｐｉ１ｖＪホトダイオード、高速Ｐ
ＮホトダイオードＣＭＯＳトランジスタ等多数の機能、
特性の異なる回路構成素子を、高性能を保持させてモノ
リシックに形成した半導体装置を提供することができる
。

したがって、従来個別のデバイスで形成していた、例え
ば、センサー、アナログ回路、データ処理回路、マイク
ロプロセッサ回路、アクチュエータ駆動回路等を単体の
半導体基板上に集積することができる。

【図面の簡単な説明】

第１図（８）〜（１）は、本発明に係る半導体装置の一
実施例を構成する各回路構成素子をボず断面図で、第１
図（８）はＰｉＮホトダイオード、第１図＋Ｂ）はＰＮ
ホトダイオード、第１図（Ｃ１は高耐圧縦型Ｎ　Ｐ　Ｎ
トランジスタ、第１図ＦＤ＋は高速縦型Ｎ１）Ｎトラン
ジスタ、第１図ｉＥ＋は縦型Ｐ　Ｎ　ｌ）　トランジス
タ、第１図旧はＮ−ＭＯＳ　トランジスタ、第１図りは
ＰＭＯＳトランジスタ、第１図■は縦型静電誘導トラン
ジスタ、第１図（ｒ）は５Ｉ３Ｄダイオ−）゛、第２図
（６）〜（ロ）は、第１図へ〜（１）に示した半導体装
置の一部を省略した製造工程図である。 図において、１はｐ−基板、２は第１ｎ型埋込層、３は
第１ｎ型埋込層、４は第１エピタキシャル層、５は第２
０型埋込層、６は第２ｐ型埋込層、′ｒは第２エピタキ
シャル層、８はｎ型拡散層、９はｎ型拡散層、１１はｎ
型高濃度拡散層、１２はｐ型高濃度拡散層を示す。 特許出願人　オリンパス光学工業株式会社革：＝→ Ｎ才 「（Ｎσト（「バΩ

Claims (1)

1. 【特許請求の範囲】 １、単一のモノリシック半導体基板上に複数の回路構成
   素子を形成した半導体装置において、低いドーピングレ
   ベルの半導体基板は各回路構成素子に対応して最適化さ
   れた導電タイプ、ドーピングレベル、厚さを有する少な
   くとも２回以上に分けて成長されたエピタキシャル層を
   備え、前記半導体基板には少なくとも、電気的に分離さ
   れた埋込ｐ型コレクタ層をもつ縦型ＰＮＰトランジスタ
   と、浅いエピタキシャル層を有し比較的低耐圧で高利得
   帯域幅をもつ縦型ＮＰＮトランジスタと、厚いエピタキ
   シャル層を有する高耐圧縦型ＮＰＮトランジスタと、厚
   いエピタキシャル層を有する高感度ＰｉＮホトダイオー
   ドと、浅いエピタキシャル層を有する高速ＰＮホトダイ
   オードと、横型ＣＭＯＳトランジスタが形成されている
   ことを特徴とする半導体装置。 ２、前記エピタキシャル層は２層の第１エピタキシャル
   層と第２エピタキシャル層とで構成されており、第１及
   び第２エピタキシャル層の間に選択的に形成されたｐ＾
   ＋埋込層をコレクタ電極として用い、コレクタ直列抵抗
   を低減させた縦型ＰＮＰトランジスタを備えていること
   を特徴とする請求項１記載の半導体装置。 ３、前記比較的低耐圧で高利得帯域幅をもつ縦型ＮＰＮ
   トランジスタは、前記基板と第１エピタキシャル層との
   間に選択的に形成されたｎ＾＋埋込層をコレクタ電極層
   として用い、前記高耐圧縦型ＮＰＮトランジスタは、第
   １エピタキシャル層と第２エピタキシャル層との間に選
   択的に形成されたｎ＾＋埋込層をコレクタ電極層として
   用いて形成されていることを特徴とする請求項１又は２
   記載の半導体装置。 ４、前記高感度ＰｉＮホトダイオードは、前記基板と第
   １エピタキシャル層の間に選択的に形成されたｎ＾＋埋
   込層の上に形成され、前記高速ＰＮホトダイオードは、
   第１エピタキシャル層と第２エピタキシャル層との間に
   選択的に形成されたｎ＾＋埋込層の上に形成されている
   ことを特徴とする請求項１〜３のいずれかに記載の半導
   体装置。